Perché due porte NOT in serie?

Di recente ho esaminato i fogli di dati dell'IC 74HC139 per vedere se era adatto al mio progetto e mi sono imbattuto nel seguente diagramma logico che mi sembra un po 'strano:

^{simula questo circuito - Schema creato usando CircuitLab}

Per ciascuno degli ingressi Yn, ci sono due porte NOT dopo la porta NAND a triplo ingresso; Non capisco perché questo sia necessario in quanto la semplice logica booleana ci dice:

Quindi suppongo che ci sia qualche ragione elettronica per cui ci sono due inverter prima dell'uscita? Non ho mai sentito cancelli chiamati buffer di inversione prima e questi presumibilmente isolano il circuito prima e dopo, tuttavia, non posso pretendere di capire l'uso di questo, quindi apprezzerei qualsiasi illuminazione!

Possibili ragioni:

1. Bilancio del carico
   • Il driver di A ha un numero sconosciuto di fan-out da guidare. Il fan-out all'interno del circuito e il parassita che induce possono essere calcolati per i circuiti specifici, ma non conosciamo gli altri circuiti collegati al driver. Essenzialmente gli inverter vengono utilizzati come buffer equivalente. e aiuta a gestire il parassita.
2. Tempi e corrente totale
   • Per ridurre il glitch di transizione, gli inverter del secondo stato possono essere dimensionati per un interruttore di transizione più veloce. In questo modo l'aggiornamento delle porte NAND si aggiorna quasi contemporaneamente. Con gli ingressi che cambiano meno periodicamente, è possibile risparmiare energia e ridurre i glitch di transizione.
3. Potenziamento del segnale e potenza
   • Diciamo VDD = 1,2 V ma l'ingresso è 0,9 V. L'ingresso è ancora un 1 logico, ma considerato debole che provoca una commutazione più lenta e brucia più energia. I primi inverter possono essere dimensionati per gestire meglio le transizioni, rendendo la tensione più prevedibile per il resto del design.
   • Esiste anche una possibilità di cambiamento nel dominio della tensione. In questo caso, gli inverter nel primo stato possono agire come un passo in giù, ad esempio un dominio di ingresso da 5 V a un dominio da 2 V.
4. Qualsiasi combinazione di quanto sopra

Il tempo necessario per il passaggio di un gate dipende dalla quantità di carico capacitivo che deve pilotare, dalle dimensioni dei transistor e dal numero di transistor in serie. Un inverter è costituito da un NFET (transistor a effetto di campo N-channel) e un PFET (FET a canale P); una porta NAND a tre ingressi ha tre PFET in parallelo e tre NFET in serie. Affinché una porta NAND a 3 ingressi commuti su un'uscita bassa il più rapidamente possibile di un inverter, ognuna delle tre NFET dovrebbe essere tre volte più grande della singola NFET di un inverter.

Per un piccolo chip come questo, i soli transistor che devono pilotare un carico significativo sono quelli collegati ai pin di uscita. Utilizzando quattro uscite pilotate da inverter, sarà necessario disporre di quattro grandi PFET e quattro grandi NFET, oltre a un sacco di piccoli. Se si assegnano agli NFET un'area di "1", i PFET probabilmente avrebbero un'area di circa 1,5 (il materiale del canale P non funziona esattamente come il canale N), per un'area totale di circa 10. Se il le uscite erano pilotate direttamente da porte NAND, sarebbe necessario utilizzare dodici grandi PFET (area totale 18) e dodici enormi NFET (area totale 36, per un'area totale di circa 54. Aggiunta di 20 piccoli NFET e 20 piccoli PFET [12 ciascuno per la NAND e 8 ciascuno per gli inverter] il circuito ridurrà l'area consumata dai grandi transistor di 44 unità, oltre l'80%!

Sebbene ci siano alcune occasioni in cui un pin di uscita sarà pilotato direttamente da una "porta logica" diversa da un inverter, il pilotaggio delle uscite in questo modo aumenta notevolmente l'area richiesta per i transistor di uscita; in genere vale la pena solo nei casi in cui, ad esempio, un dispositivo ha due ingressi di alimentazione e deve essere in grado di ridurre la sua uscita anche quando funziona solo un alimentatore.

Se la porta NAND viene realizzata in modo ovvio (tre transistor paralleli a GND e tre transistor serie a Vdd), avrà una capacità di sorgente bassa, le transizioni non saranno nitide e il tempo di ritardo dipenderà dalla capacità di carico. L'aggiunta di un buffer (o due per ripristinare la logica) elimina tutti questi problemi.

Ecco cosa è un tipico inverter senza buffer (schema come questo) ...

..La funzione di trasferimento (output vs. input mostrato sulla linea (1)) è simile a:

Con un buffer, la linea (1) sarà molto più vicina a una forma quadrata. (la seconda riga è la corrente che viene disegnata).

Questo è sciocco se stai solo cercando di comunicare la logica di un chip. Probabilmente è disegnato in questo modo perché internamente ci sono alcune fasi di buffering. Le porte interne sono probabilmente molto piccole con poca capacità di guida. I segnali che escono devono passare attraverso un buffer in grado di generare e assorbire molta più corrente. In qualche modo questo dettaglio di implementazione sembra averlo inserito nella descrizione logica, a cui non appartiene. La logica sarebbe la stessa se i due inverter in serie fossero sostituiti da un filo. Quindi dovrebbero esserci una velocità complessiva e le specifiche del drive corrente per le uscite. Potresti anche immaginare porte NAND più lente e più potenti.

Sebbene possa sembrare una cosa inutile, ha un'applicazione pratica. Ciò aumenterà il segnale di uscita debole. Il livello è invariato, ma sono disponibili tutte le funzionalità di sourcing o di affondamento della corrente dell'inverter finale per guidare una resistenza di carico, se necessario

In passato, tale disposizione veniva utilizzata per un ritardo.