Perché la porta NAND è preferita rispetto alla porta NOR nell'industria?

Ho letto in numerosi luoghi che la porta NAND è preferita rispetto alla porta NOR nell'industria. Le ragioni fornite online dicono:

NAND ha un ritardo inferiore rispetto a Nor a causa del PMOS NAND (dimensione 2 e in parallelo) rispetto al PMOS NOR (dimensione 4 in serie).

Secondo la mia comprensione, il ritardo sarebbe lo stesso. Ecco come penso che funzioni:

Ritardo assoluto (Dabs) = t (gh + p)
g = sforzo logico
h = sforzo elettrico
p = ritardo parassitario
t = unità di ritardo che è costante di tecnologia

Per NAND e NOR gate (gh + p) risulta essere (Cout / 3 + 2). Anche t è lo stesso per entrambi. Quindi il ritardo dovrebbe essere lo stesso giusto?

digital-logic delay

— Curioso
fonte

Se la produzione di un gate "NOR" con le stesse capacità di guida richiede l'uso di transistor due volte più grandi, che cosa significherà la capacità del gate di tali transistor e in che modo influirà sulla velocità?

— supercat,

Almeno per la famiglia HC, TI elenca ritardi di propagazione identici per 74HC00 (NAND) e 74HC02 (NOR)

— tcrosley

@placeholder Grazie per il chiarimento nel tuo commento alla mia risposta (ora) cancellata. Sembra che l'OP si riferisca al design interno dei circuiti integrati e non ad alcuna preferenza per i progettisti di logiche di utilizzare l'uno o l'altro, che è ciò a cui mi riferivo erroneamente.

— Tcrosley

@tcrosley non è un problema, posso suggerire che sei attrezzato per rispondere al problema?

— segnaposto

Risposte:

1. NAND offre meno ritardi.

Come stavi dicendo, l'equazione per il ritardo è Ma lo sforzo logico per NAND è inferiore a quello di NOR. Considera la figura che mostra 2 ingressi CMOS NAND e NOR gate. Il numero contro ciascun transistor è una misura della dimensione e quindi della capacità.

D e l un' y = t (g h + p)

$Delay = t(gh+p)$

g

$g$

inserisci qui la descrizione dell'immagine

Lo sforzo logico può essere calcolato come . Che dà $g = C_{in}/3$

per 2 NAND ingresso e $g = 4/3$ $g = \frac{n+2}{3}$

per 2 ingressi NOR e $g = 5/3$ $g = \frac{2n+1}{3}$

consultare wiki per la tabella.

per un cancello (NAND o NOR) che guida lo stesso cancello e $h=1$ $p=2$

EDIT: Ho altri due punti ma non sono sicuro al 100% sull'ultimo punto.

2. NOR occupa più area.

Aggiungendo le dimensioni dei transistor in figura, è chiaro che la dimensione di NOR è maggiore di quella di NAND. E questa differenza di dimensioni aumenterà con l'aumentare del numero di input.

Il gate NOR occuperà più area di silicio rispetto al gate NAND.

3. NAND utilizza transistor di dimensioni simili.

Considerando di nuovo la figura, tutti i transistor nella porta NAND hanno le stesse dimensioni dove non lo sono le porte NOR. Ciò riduce i costi di produzione del cancello NAND. Quando si considerano gate con più input, i gate NOR richiedono transistor di 2 dimensioni diverse la cui differenza dimensionale è maggiore se confrontati con i gate NAND.

— Nidhin
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Il tuo terzo commento è semplicemente una ripetizione del secondo commento.

— segnaposto

@placeholder non ne sono sicuro. Pensa in questo modo: supponi che il mio circuito possa essere implementato come "solo NAND a 2 ingressi" o come "solo NOR a 2 ingressi". Quando si progetta la maschera di layout, sarebbe più semplice se i miei transistor avessero la stessa dimensione. Riesco a creare una maschera "copiando" (o qualcosa del genere). Il tempo e lo sforzo e quindi i costi possono essere ridotti. Correggimi se è sbagliato.

— nidhin,

Per la prima risposta che hai detto, dì per 2 porte di ingresso g (NAND) = 4/3 e g (NOR) = 5/3. Ma h (NAND) = Cout / Cin = Cout / 4 e h (NOR) = Cout / 5. e anche P (NAND e NOR) = Cpt / Cinv = 6/3 = 2. Quindi d (NAND, NOR) = gh + p = (Cout / 3) +2 ..

— Curioso

Oh ho capito adesso. Quando guidiamo una nand con un'altra h = 1 e similmente né guidiamo un'altra né h = 1. Quindi sì, il ritardo di nand sarebbe 10/3 e per né sarà 11/3. Grazie mille :)

— Curioso

In parole povere, i transistor Nmos consentono di raddoppiare la corrente per area del canale rispetto ai transistor Pmos. Puoi pensarci come se Nmos avesse la metà della resistenza di un Pmos di dimensioni uguali. Come è la topologia di Cmos Nand, si presta ad avere transistor di dimensioni più uguali come puoi vedere da qui:
inserisci qui la descrizione dell'immagine

Se uno dei due ingressi è basso, una singola resistenza Pmos porta in alto l'uscita. Se entrambi gli ingressi sono alti, allora ci sono resistenze di 2 Nmos (~ = 1 resistenza Pmos). Se tutti i transistor hanno le stesse dimensioni minime di un nodo tecnologico, questa topologia è ideale perché se si guida l'uscita in alto o in basso, la resistenza a terra o Vdd è la stessa.

Infine, il motivo per cui i transistor Pmos non sono corretti come quelli di Nmos è dovuto alla minore mobilità portante dei fori che sono i principali portatori di un PMOS. Il vettore di maggioranza di Nmos sono elettroni che hanno una mobilità significativamente migliore.

Inoltre, non confondere Nand Flash con Nand Cmos. La memoria Nand Flash è anche più popolare, ma questo per diversi motivi.

— Horta
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Penso che la risposta sarebbe migliorata se si parla del carico relativo (area del gate) e della transconduttanza relativa e quindi della velocità g_m / C.

— segnaposto