Come far emergere i segnali interni di un modulo inferiore a un modulo superiore in VHDL?

Come posso far emergere i segnali interni del mio codice sorgente VHDL sul mio banco di prova in modo da poterli visualizzare come forme d'onda? Uso Active HDL. Vorrei sapere se esiste un metodo indipendente dallo strumento per raggiungere il mio obiettivo. Qualsiasi aiuto è apprezzato.

Ricevo questo errore ora.

Il mio codice sorgente è

entity SPI_DAC is
    Port ( 
    -- inputs and oututs
    )
end SPI_DAC;

architecture Behavioral of SPI_DAC is 
    --These are my internal signals 
    signal ch1_byte_data_sent       : STD_LOGIC_VECTOR(23 downto 0)     := x"000000"; 
    signal ch1_byte_cmd_sent        : STD_LOGIC_VECTOR(23 downto 0)     := x"000000";
    --and a few other signals
begin 
    --functionality 
end Behavioral;

Il mio codice testbench è

entity tb_spi_dac is
end tb_spi_dac;

architecture behavioral of tb_spi_dac is
    component spi_dac
    port(
    --declaration, inputs and outputs
    );
    end component;
begin
    uut: spi_dac port map(
    --map ports
    );
    --stimulus process
end;

Quello che stai cercando si chiama nomi esterni (o nomi gerarchici) in VHDL. Possono essere utilizzati per aggirare la visibilità di portata / gerarchia. La sintassi è come nell'esempio seguente.

<<signal path_name : std_logic_vector(7 downto 0)>>

Puoi anche accedere a costanti e variabili con nomi esterni. Devi cambiare il tipo nel tipo esterno però. È possibile utilizzare nomi esterni direttamente per l'accesso in lettura / scrittura. Tuttavia, è necessario utilizzare gli alias per migliorare la leggibilità.

alias signal_name is 
    <<signal path_name : std_logic_vector(7 downto 0)>>;

Il nome esterno deve contenere il percorso dell'elemento a cui si desidera accedere. Il percorso può essere assoluto o relativo. I singoli elementi nel tuo percorso sono separati da punti. Nota che devi fornire le etichette dell'istanza / processo / entità / ... e non il nome. Il percorso assoluto inizia con un .seguito dal nome del tuo livello principale. Per i percorsi relativi è possibile utilizzare ^per spostarsi verso l'alto nella gerarchia. Quando si utilizzano costanti / segnali da alcuni pacchetti, è anche possibile utilizzare @per spostarsi in una libreria.

Un esempio per un percorso assoluto è

.tb_name.instance_label.sub_instance_label.signal_name

Per accedere allo stesso elemento dal testbench con nomi relativi è possibile utilizzare

instance_label.sub_instance_label.signal_name

Quando si desidera accedere al segnale / costante del testbench dalla sotto_istanza, è possibile utilizzare

^.^.constant_name

Per accedere ad altre costanti in un pacchetto di configurazione situato nella libreria di configurazione, è possibile utilizzare

@config.pkg_name.other_constant_name

È possibile utilizzare il browser di progettazione / libreria dei simulatori come David ha sottolineato per trovare il nome percorso corretto.

Questa funzione è stata aggiunta in VHDL-2008, quindi dovrebbe essere supportata da tutti gli strumenti che dispongono già del supporto VHDL-2008 (incluso ActiveHDL, credo). La maggior parte dei simulatori non utilizza VHDL-2008 per impostazione predefinita, ma fornisce un argomento della riga di comando o un'opzione di configurazione per abilitarlo.

Come posso far emergere i segnali interni del mio codice sorgente VHDL sul mio banco di prova in modo da poterli visualizzare come forme d'onda?

Un banco di prova implica la simulazione: un'entità senza porte non è generalmente ammissibile alla sintesi.

Anche se non ho mai usato Active-HDL, ho capito che ha un browser di progettazione che dovrebbe consentire di captare i segnali nella gerarchia per visualizzarli nella forma d'onda. Guarda il video Compilation and Simulation di Aldec (5:02, min: sec).

E adesso ho l'impressione che il video possa creare confusione, forse in questo caso particolare.

Alle 2:22 dalla fine il video mostra un file do (macro) che controlla la simulazione:

Dove vediamo ogni segnale nel livello superiore del disegno è stato aggiunto al display della forma d'onda con il comando wave. Dovrebbe anche essere possibile specificare un segnale in qualsiasi punto della gerarchia di progettazione.

L'idea di base è che molti simulatori consentono di programmare i segnali (e alcuni consentono alle variabili) di essere raccolti per la visualizzazione della forma d'onda.

Questo breve video semplicemente non mostra segnali per i livelli della gerarchia sussidiaria. (Ce ne sono molti ripieni in una breve presentazione video).

Vorrei sapere se esiste un metodo indipendente dallo strumento per raggiungere il mio obiettivo.

Come notato sopra, il tuo obiettivo sembra essere quello di visualizzare i segnali interni come forme d'onda.

Ora per le cattive notizie: non esiste una standardizzazione per le funzioni o le interfacce del simulatore, i segnali di pianificazione per il dump della forma d'onda, ecc. Queste sono tutte definite dall'implementazione.

È praticamente garantito che è possibile eseguire il dump dei segnali ovunque in una gerarchia di progettazione verso un visualizzatore di forme d'onda o un file di dump di forme d'onda con qualsiasi implementazione che simula, il metodo per farlo è definito dall'implementazione.

La buona notizia è che tendono a copiare concetti l'uno dall'altro come file, che è possibile generare a livello di programmazione per la portabilità, utilizzando un database comune che descrive la verifica funzionale su più piattaforme di implementazione, superando le differenze di sintassi e semantica. Probabilmente ci sarebbero anche differenze nella sintassi dell'interfaccia della riga di comando per invocare gli strumenti a livello di codice.

L'idea della portabilità non abbraccia con grazia la GUI multipla.

Strumenti come xilinx ha l'opzione per visualizzare i segnali interni.

Un semplice metodo indipendente dall'utensile sta dichiarando linee di uscita separate e collegando i segnali interni a queste linee.

Se i segnali sono stati dichiarati nel banco di prova ma non si riesce a vedere alcun output, è possibile che si sia verificato un problema nell'istruzione di istanza in cui si crea un'istanza dell'entità da testare. Verifica se l'istanza è stata eseguita correttamente, utilizzando un'istruzione di istanza dell'entità o un'istanza del componente. Assicurati che i segnali nel tuo banco di prova siano collegati all'entità sottoposta a test. Se il problema persiste, pubblica il codice testbench in modo che possiamo aiutarti.