Come vengono implementate le linee di attraversamento sui microchip?

Ho sempre immaginato che la produzione di microchip fotolitografici fosse un processo di creazione di livelli 2D senza stratificazione, creando così un problema topologico per i circuiti quando ne hai $K_{3,3}$o , che sarebbe certamente il caso di qualsiasi progetto non banale.$K_5$

E ci sono documenti che parlano della produzione di chip "3D" con più livelli per risparmiare spazio, aumentando così la confusione.

Sì, è triste, ma è quello che ho imparato a scuola, un mucchio di enigmi misteriosi. Non sorprende che le persone inizino le teorie del complotto sugli alieni che ci forniscono queste tecnologie.

Quindi, come possiamo costruire processori e chip complessi usando solo una topologia 2D?

Si scopre che ci sono livelli, ma le persone a volte saltano quelli quando parlano di come funziona un microchip.

Il processo che introduce i livelli si chiama Back end of line o BEOL .

In pratica funziona così:

• Crea lo strato di chip 2D usando la fotolitografia
• Applicare uno strato isolante
• Praticare dei fori in quello strato
• Applicare uno strato conduttore, riempiendo anche i fori creati e creare percorsi di circuito o interconnessioni
• Ripeti questi passaggi tutte le volte che è necessario e il tuo processo di produzione e forse altre considerazioni come la progettazione termica lo consentono

Ci sono sempre stati almeno due strati conduttivi sui chip che possono essere usati per instradare i segnali: il silicio stesso e almeno uno strato di metallo.

Nei primi processi di produzione che avevano un solo strato di metallo, si potevano creare "ponticelli" che consentivano l'attraversamento di segnali diffondendo o impiantando un percorso conduttivo nel silicio di massa, oppure creando un percorso nel "poli" (silicio policristallino ) strato utilizzato per le porte MOSFET in alcuni processi. Vias (fori) nello strato isolante di ossido di silicio ha permesso alla corrente di fluire tra gli strati dove necessario.

I chip moderni, in particolare i chip logici ad alta densità e ad alte prestazioni, hanno molti strati di metallo e ossido - 6 o 8 o più, simili a un PCB multistrato.

Ecco SEM (micrografo elettronico a scansione) che mostra una sezione trasversale della larghezza di un paio di transistor.

Le etichette sul lato destro sono funzione / posizione in pila. Le etichette sul lato sinistro sono materiali.

La struttura verticale nera che collega la porta al primo strato di metallo è chiamata contatto. È composto da uno strato di semi di titanio, uno strato di barriera TiN e un tappo di tungsteno.

L'interlayer via tra M!, M2, M3 e M4 non sono mostrati.

Come bonus, c'è qualcosa di molto insolito in questa struttura. qualcuno può dire di cosa si tratta? rispondi nei commenti.