Ci sono un paio di domande che menzionano la differenza tra i processi CMOS standard e la produzione di DRAM:
Perché i microcontrollori hanno così poca RAM?
In che modo integrano la logica in un processo DRAM durante la produzione di SDRAM?
Quali sono esattamente le differenze o è completamente un segreto commerciale? Vorrei una risposta dettagliata per qualcuno con una comprensione generale di alto livello del processo litografico.
Risposte:
Ecco un documento (leggermente datato) che discute le differenze: http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
Fondamentalmente, si riduce a poche differenze importanti.
Corrente di dispersione. I transistor di passaggio per le celle DRAM devono avere una dispersione estremamente bassa, altrimenti la corrente di dispersione influenzerà il bit memorizzato nella cella così rapidamente che i dati andranno persi tra i cicli di aggiornamento. Una tecnica utilizzata è la polarizzazione del substrato: la "massa" del wafer viene mantenuta a una tensione diversa da zero per modificare le prestazioni del transistor. Per la logica, si desidera che il substrato si trovi a 0 V per le migliori prestazioni (massima velocità). Il documento indica che la creazione di una DRAM su un processo logico di 0,5 um comporterebbe un ciclo di aggiornamento 20 volte più spesso di quanto sarebbe necessario per un processo DRAM. Una frequenza di aggiornamento più elevata provoca un aumento del consumo energetico e può causare ritardi nell'accesso alla memoria.
Tensioni di soglia. Sono necessarie tensioni di soglia elevate per ridurre la corrente di dispersione. Tuttavia, i transistor di tensione ad alta soglia sono più lenti a cambiare poiché la tensione di ingresso deve aumentare più in alto prima che il transistor cambi, richiedendo più tempo. La tensione di soglia può essere regolata applicando una polarizzazione del substrato o aumentando la concentrazione di drogante. Il documento afferma che le tensioni di soglia del processo DRAM sono circa il 40% superiori alle tensioni di soglia del processo logico. È possibile drogare transistor diversi in quantità diverse, ma ciò aumenta la complessità del processo.
Interconnessioni su chip. I progetti DRAM sono molto regolari e coinvolgono molti fili paralleli con incroci relativamente piccoli. I progetti logici richiedono molta più complessità. Di conseguenza, i processi DRAM non supportano tanti strati metallici quanti i processi logici. La superficie di una DRAM è anche molto irregolare a causa della costruzione delle celle DRAM, limitando il numero di strati metallici che possono essere utilizzati. I progetti logici sono molto più piatti e vengono utilizzate tecniche di planarizzazione (lucidatura molto fine) per appiattire (planarizzare) ogni strato prima che lo strato successivo sia costruito sopra. I processi DRAM generalmente supportano circa 4 strati metallici mentre i processi logici supportano fino a 7 o 8. Lo stato dell'arte attuale della logica è 13-14 strati metallici.
Altri problemi. La perdita di cella DRAM deve essere mantenuta molto bassa per mantenere la carica nei condensatori delle celle. I condensatori devono anche essere molto efficienti in termini di area, il che non è facile da fare con i condensatori su silicio. I processi DRAM utilizzano un processo piuttosto specializzato per costruire i condensatori che non sono disponibili sui normali processi logici.
TL; DR: i processi DRAM producono una logica lenta, i processi logici producono una DRAM che perde. Le principali differenze di processo sono il conteggio degli strati di metallo, il drogaggio dei transistor, la costruzione del condensatore e la polarizzazione del substrato.