Instradamento PCB: EMI e integrità del segnale, domande di ritorno di corrente

Se c'è qualche lezione EMI / SI che ho preso, è per minimizzare il più possibile i cicli di ritorno. È possibile elaborare molte linee guida EMI / SI da quella semplice dichiarazione.

Tuttavia, non aver visto o mai visto Hyperlynx o alcun tipo di strumento di simulazione RF completo ... è un po 'difficile immaginare su cosa specificamente devo concentrarmi. La mia conoscenza è anche interamente basata su libro / internet ... non formale o basata su troppe discussioni con esperti, quindi probabilmente ho strane concezioni o lacune.

Come immagino, ho due componenti principali per un segnale di ritorno. Il primo è un segnale di ritorno a bassa frequenza (DC-ish) che segue generalmente come ci si aspetterebbe ... lungo il percorso di resistenza più basso attraverso la rete / il piano di potenza.

Il secondo componente è un segnale di ritorno ad alta frequenza che tenta di seguire la traccia del segnale sul piano terra. Se si passa da uno strato all'altro allo strato inferiore su una scheda a 4 strati (segnale, terra, potenza, segnale), il segnale di ritorno ad alta frequenza, come ho capito, proverà a saltare dal piano terra al piano di potenza deviando attraverso il percorso più vicino disponibile (tappo di disaccoppiamento più vicino, si spera ... che a HF potrebbe anche essere un breve).

Suppongo che se metti questi due componenti in termini di induttanza, allora è davvero la stessa cosa (quasi la resistenza DC è tutto ciò che conta, a bassa induttanza HF significa seguire sotto la traccia) .. ma è più facile per me immaginarli separatamente come due diverse modalità da affrontare.

Se per ora sto bene, come funziona su livelli di segnale interni con due piani adiacenti?

Ho una scheda a 6 strati (segnale, terra, potenza, segnale, terra, segnale). Ogni strato di segnale ha un piano di massa adiacente che è completamente ininterrotto (tranne ovviamente per via / buche). Lo strato di segnale centrale ha anche un piano di potenza adiacente. Il piano di potenza è suddiviso in diverse regioni. Ho provato a mantenerlo al minimo, ma la mia divisione a 5 V, ad esempio, assume la forma di una spessa forma a "C" attorno alla parte esterna della scheda. La maggior parte del resto è 3,3 V, con una regione di 1,8 V sotto la maggior parte di un grande BGA, con una regione molto piccola di 1,2 V vicino al centro di quella.

(1) Il mio piano di potenza diviso mi causerà problemi anche se mi concentro sul garantire che i segnali abbiano buoni percorsi di ritorno attraverso i piani di terra? (2) Il percorso di ritorno a bassa frequenza che effettua una deviazione ampia sulla mia divisione del piano a 5 V a "C" può causare problemi? (In genere penso di no ...?)

Posso immaginare che due piani ininterrotti con un'induttanza quasi uguale inducano probabilmente a far fluire la corrente di ritorno in entrambi ... ma la mia ipotesi selvaggia è che qualsiasi deviazione significativa richiesta sul piano di potenza renderebbe il segnale di ritorno fortemente inclinato verso il piano di massa.

(3) Inoltre, gli strati centrale e inferiore condividono lo stesso piano di massa. Quanto è grande un problema? Immagino intuitivamente che le tracce direttamente una sull'altra condividendo lo stesso ritorno a terra interferirebbero a vicenda più del semplice accoppiamento di traccia adiacente sullo stesso livello. Devo lavorare molto duramente lì per assicurarmi che ciò non accada?

Sospetto che potrebbe esserci un commento "sì in generale, ma non puoi saperlo senza simularlo" ... supponiamo che io stia parlando in generale.

EDIT: Oh, ho appena pensato a qualcosa. Attraversando un piano di potenza dividerebbe l'impedenza di traccia per la stripline? Riesco a vedere come l'impedenza di traccia ideale sia più bassa in parte avendo due piani ... e se uno è rotto potrebbe essere un problema ...?

EDIT EDIT: Okay, ho parzialmente risposto alla mia domanda sulla condivisione di un piano tra i livelli di segnale. La profondità dell'effetto pelle probabilmente limita principalmente i segnali al loro lato dell'aereo. (1/2 Oz rame = 0,7 mils, profondità della pelle @ 50MHz è 0,4 mil, 0,2 mil @ 200MHz .. quindi qualsiasi cosa oltre i 65MHz dovrebbe rimanere sul lato dell'aereo. Sono principalmente preoccupato per i segnali DDR2 a 200MHz, ma <65MHz i componenti potrebbero essere ancora un problema)

Penso che tu sia sulla strada giusta, un paio di note,

1) Con una traccia del segnale tra due piani, la corrente di ritorno verrà suddivisa tra i due piani, anche se uno dei piani viene suddiviso. La corrente di ritorno non può "vedere il futuro" e decidere in anticipo su quale piano tornare. Tornerà sopra e sotto la traccia fino a quando non vede la divisione in quel punto dice "oh merda!" e ti ripaga causandoti eventualmente il fallimento del test FCC. Pertanto, si desidera evitare di eseguire tracce sulle divisioni del piano anche se non viene diviso un altro piano adiacente. È possibile gestire le suddivisioni con condensatori e simili, ma questo tipo di soluzione è tutt'altro che ideale. Mi concentrerei sull'evitare sempre di tracciare una traccia su un piano diviso su un piano adiacente.

2) Gli ampi percorsi di ritorno sui segnali DC non contano davvero.

3) Hai chiesto due livelli di segnale che condividono lo stesso piano. Di solito, questo non è un grosso problema se fatto correttamente. Ciò che molte persone fanno è usare uno degli strati come strato di segnale "orizzontale" e l'altro come strato di segnale "verticale" in modo che le correnti di ritorno siano ortogonali tra loro. È molto comune instradare due livelli di segnale per ciascun piano e utilizzare questa tecnica orizzontale / verticale. La cosa più importante da ricordare è non cambiare i piani di riferimento. La tua configurazione potrebbe essere un po 'complicata perché passare dal livello inferiore al 4 ° livello aggiunge un altro piano di ritorno. Sono le schede a 6 strati più tipiche

1) ASignalHor 2) GND 3) ASignalVer 4) BSignalHor 5) POWER 6) BSignalVer

Se hai bisogno di piani aggiuntivi più piccoli, come sotto il micro, questi sarebbero normalmente posizionati come un'isola su uno degli strati del segnale. Se hai bisogno di usare più piani di potenza, potresti pensare di passare a 10+ livelli.

4) La spaziatura tra i piani è importante e può avere un impatto enorme sulle prestazioni, quindi è necessario specificarlo alla sala riunioni. Se prendi l'esempio stackup a 6 strati che ho menzionato sopra, la spaziatura di .005 .005 .040 .005 .005 (anziché uno stackup standard con uguale distanza tra i livelli) può migliorare l'ordine di grandezza. Mantiene gli strati di segnale vicini al loro piano di riferimento (anelli più piccoli).

Sì, praticamente rispondi alle tue domande. Per quello che vale, tutto ciò che dichiari è esattamente come l'ho imparato (divulgazione: sono anche un libro / Internet istruito su EMI / SI).

Sono abbastanza sicuro che l'attraversamento di aerei divisi rovinerebbe l'impedenza della stripline. Tuttavia, per i non-stripline, fintanto che un piano adiacente fornisce un percorso di corrente di ritorno ininterrotto, dovresti essere d'accordo con EMI. Sebbene controllerei lo stack-up per assicurarmi che il piano ininterrotto sia fisicamente più vicino al livello del segnale.

Non mi preoccuperei delle correnti di ritorno a bassa frequenza sulla tua divisione 5V.