Unione / Concatenazione di autobus in Altium Designer

In Altium Designer 14.3 sto cercando di unire due bus a 16 bit in un bus a 32 bit con uno dei bus di ingresso che diventano i 16 bit inferiori e l'altro i 16 bit superiori del bus di uscita. Di seguito è un'immagine se il mio metodo tentato.

Quando provo e compilare il documento ricevo il seguente errore: Duplicate Net Names Bus Slice \Y[31..0]. Capisco come Altium pensa che sto provando a ridefinire la \Yrete, ma non vedo un modo migliore per unire i due autobus insieme a rompere tutti i pin dei due autobus separati e fonderli insieme. Ecco come farei il progetto se fosse uno schema FPGA HDL.

Come dovrei farlo?

Ho riscontrato lo stesso problema e l'ho risolto modificando il nome di rete locale nel sottoscheda in modo che non corrispondesse al nome della porta. Di seguito è riportato un esempio di ciò che ho fatto: