Caratterizzazione di condensatori di bypass

Stavo leggendo alcuni post tra cui tappi di disaccoppiamento e questa nota app Xilinx Power Distribution Network .

Ho una domanda sui valori dei condensatori all'interno di un sistema di distribuzione dell'alimentazione. Purtroppo credo di dover dare un po 'di background prima di poter porre questa domanda.

Come affermato sia nel post del forum che nella nota dell'app, la geometria fisica di un condensatore determina l'autoinduttanza. In caso di disaccoppiamento il condensatore può essere modellato come un piccolo alimentatore con resistenza interna, induttanza e capacità. Nel dominio della frequenza la vista dell'impedenza interna del condensatore è un "trogolo" in cui l'inizio (zero) del trogolo è dettato dal valore della capacità e la fine (polo) è dall'induttanza parassita. Il punto più basso del trogolo viene impostato dalla resistenza parassita o dal valore più basso della frequenza di risonanza della combinazione LC del valore del condensatore / induttanza parassita (qualunque produca un'impedenza più elevata).

Quella che segue è un'immagine che illustra le caratteristiche di un condensatore

inserisci qui la descrizione dell'immagine

ecco l'equazione per la frequenza di risonanza. -Grazie per aver catturato quel Olin

\frac{1}{2 π \sqrt{L \times C}}

$\frac{1}{2\pi \sqrt{L \times C}}$

Con questo ragionamento si può scegliere il condensatore di dimensioni maggiori nella dimensione del pacchetto dato, ad esempio 0402, e le proprietà del polo non cambieranno e solo lo zero verrà spostato su una frequenza inferiore (nell'immagine, la pendenza verso il basso sarebbe spostato a sinistra per valori di condensatore elevati) che consente di bypassare una larghezza di banda più ampia della frequenza. Il polo risonante che definisce la parte superiore del condensatore dovrebbe comprendere qualsiasi condensatore di valore più elevato della stessa dimensione del pacchetto.

Più avanti nella nota dell'app c'è una sezione chiamata "Posizionamento del condensatore" in cui, come descritto nella risposta di Olin, l'efficacia del condensatore non riguarda solo l'induttanza del cappuccio, ma ha anche a che fare con il posizionamento del cappuccio . In termini colloquiali il problema è questo: quando un IC inizia ad assorbire più potenza, la tensione inizia ad abbassarsi, il tempo necessario per vedere quell'abbassamento per essere visto dal condensatore di disaccoppiamento è determinato dalla velocità di propagazione del materiale che il segnale (tensione goccia) deve viaggiare, in pratica è meglio avvicinarsi. Un esempio è riportato nella nota dell'app che è la seguente

0.001uF X7R condensatore ceramico, pacchetto 0402 Lis = 1.6 nH (induttanza teorica di autoinduttanza parassita e induttanza della scheda)

La frequenza di risonanza alla quale il condensatore ha l'impedenza più bassa è indicata come

F r i s = \frac{1}{2 π \sqrt{L \times C}}

$Fris = \frac{1}{2\pi \sqrt{L \times C}}$

F r i s = \frac{1}{2 π \sqrt{1.6 \times 10^{-} 9 \times 0.001 \times 10^{-} 6}} = 125.8 M H z

$Fris = \frac{1}{2\pi \sqrt{1.6\times10^-9 \times 0.001\times10^-6}} = 125.8MHz$

Il periodo di questa frequenza è Tris

T r i s = \frac{1}{F r i s}

$Tris = \frac{1}{Fris}$

T r i s = \frac{1}{125.8 \times 10^{6}} = 7.95 n s

$Tris = \frac{1}{125.8\times10^6} = 7.95ns$

Affinché un condensatore sia efficace, deve essere in grado di rispondere più velocemente di quanto la tensione possa abbassarsi su un pin. Se il cedimento della tensione dovesse verificarsi più velocemente di 7,95 n di quanto ci sarebbe un po 'di tempo tra il tuffo sul pin e la capacità dei condensatori di rispondere a quel tuffo manifestandosi in picchi di tensione, è possibile far cadere la tensione fino a un punto di marrone, o resettare. Affinché il condensatore rimanga efficace, la variazione di tensione deve avvenire a una velocità inferiore rispetto a una frazione del periodo di risonanza (Tris). Per quantizzare questa affermazione, un tempo di risposta efficace accettato di un condensatore è 1/40 della frequenza di risonanza, quindi la frequenza effettiva di questo condensatore è davvero

E f f e c t i v e F r i s = \frac{125.8 \times 10^{6}}{40} = 3.145 M H z

$Effective Fris = \frac{125.8\times10^6}{40} = 3.145MHz$

oppure il condensatore sarà in grado di coprire una caduta che si verifica per un periodo di .318uS.

E f f e c t i v e T r i s = \frac{1}{3.145 \times 10^{6}} = .318 u s

$Effective Tris = \frac{1}{3.145\times10^6} = .318us$

Sfortunatamente un condensatore di solito non può essere posizionato sopra un pin, quindi c'è un altro ritardo dato dal materiale di cui è composto il PCB. Questo ritardo può essere modellato come velocità di propagazione del materiale. Nella nota dell'app la velocità di propagazione di un dielettrico FR4 standard è di 166ps per pollice.

Usando il periodo di risonanza effettiva (Tris) dall'alto e la velocità di propagazione del materiale possiamo trovare la distanza alla quale il condensatore rimane efficace al Fris effettivo.

D i s t a n c e (x) = \frac{t i m e (t)}{s p e e d (\frac{t}{x})}

$Distance(x) = \frac{time(t)}{speed(\frac{t}{x})}$

D i s t a n c e (x) = \frac{.318 \times 10^{-} 6}{1.66 \times 10^{-} 12} = 1.20 i n

$Distance(x) = \frac{.318\times10^-6}{1.66\times10^-12} = 1.20in$ o circa

Finalmente posso fare la mia domanda!

Poiché la dimensione del pacchetto è la parte del cappuccio che mitiga il polo o il limite superiore dell'impedenza dell'alimentatore modellato, non dovrebbe importare se dovessi usare un pacchetto 0402 con cappuccio da 0,001 uF o un condensatore da 0,47 uF Pacchetto 0402. Un metodo migliore per determinare il Fris del cappuccio è quello di trovare la frequenza alla quale la resistenza interna o la capacità effettiva si intersecano con il polo (qualunque sia il punto più alto). È corretto? o c'è qualche altro fattore che non ho preso in considerazione?

capacitor frequency decoupling-capacitor

— Dave
fonte

Wow! E poi diciamo che abbiamo appena posto un limite di 100nF :-)

— Federico Russo,

Nel calcolo della frequenza di risonanza manca una radice quadrata. Dovrebbe essere F = 1 / (2 Pi sqrt (LC)).

— Olin Lathrop,

La dimensione è importante. Il tappo 1nF potrebbe non contenere abbastanza energia per colmare il tuffo. Dovrai sapere che tipo di corrente provoca il calo e la sua durata.

— Stevenvh,

@Olin Lathrop. Woops grazie! Beh, la reputazione mi batte di nuovo, non posso modificare il post senza 10 ... se mai ci arrivo, lo risolverò.

— Dave,

@Dave: "un tempo di risposta efficace accettato di un condensatore è 1/40 del periodo di risonanza", ma poi si divide la frequenza per 40. Divisione del periodo = frequenza moltiplicata.

— Federico Russo,

Il mio libro di elettronica preferito è " Design digitale ad alta velocità: un manuale di magia nera ". Consiglio vivamente questo libro. Sembra costoso, ma ne vale assolutamente la pena. Questo libro ha 12 pagine sulla scelta di un limite di bypass! L'autore, Howard Johnson, insegna anche alcune lezioni con i tappi di disaccoppiamento come uno degli argomenti.

Alcune cose importanti che ho imparato nel corso degli anni, e che sono state supportate da questo libro, è che le "pratiche standard" con il disaccoppiamento dei cappelli sono quasi sempre sbagliate e c'è più arte che scienza quando si tratta di sceglierle e instradarle .

Ci sono molti calcoli che puoi fare per quanto riguarda il disaccoppiamento dei cappucci, ma molti di questi non sono accurati a causa di molte cose. I cappucci stessi sono molto diversi (specialmente i cappucci dielettrici più alti come X7R). Il layout del PCB cambia molto le cose (e per questo dovrai pensare in 3-D). La temperatura e la tensione cambieranno il comportamento dei tappi. Un singolo cappuccio si comporterà sia come "cappuccio di livellamento dell'alimentazione" sia come "cappuccio di bypass di ritorno del segnale CA". Eccetera.

Quello che Johnson ha fatto è stato, dopo molte sperimentazioni, capire che l'induttanza è il fattore più importante e inonda quasi ogni altra considerazione. Pertanto, quando si selezionano e si posizionano i tappi di disaccoppiamento, l'obiettivo è quello di utilizzare molti tappi fisicamente piccoli, con il più alto valore pratico, e instradarli in modo che l'induttanza totale sia il più bassa possibile.

L'ideale sarebbe usare un sacco di tappi da 0,1 uF in un pacchetto 0402. Posizionarli sotto il chip sul retro del PCB. Il cappuccio deve essere instradato come nell'immagine seguente. E i via passano direttamente ai piani di potenza / terra (non ai pin di potenza del chip, poiché di solito aumenterebbe l'induttanza). Se si posiziona il cappuccio sotto il chip, a volte è possibile condividere lo stesso via senza problemi.

corretta disposizione del cappuccio di disaccoppiamento

Il motivo per cui è stato scelto un limite di 0,1 uF è perché è il più pratico in un pacchetto 0402. Il motivo per cui è stato scelto 0402 è perché è la dimensione pratica più piccola e si desidera utilizzarne molti per ridurre l'ESL / ESR efficace. Naturalmente tutte le scommesse sono disattivate se si dispone di un PCB a 2 strati senza alimentazione e piani di massa.

Non voglio sminuire l'uso della matematica, questo è importante, ma la complessità del disaccoppiamento dell'alimentazione e dei percorsi di ritorno in corrente alternata spesso rende la matematica non così pratica nel mondo reale. Nel mondo reale, una "regola empirica" aiuta davvero. Delle molte regole empiriche per questo argomento, è stato solo Howard Johnson a dimostrare che le altre regole non funzionano e hanno fornito questa regola migliore. La mia sperimentazione ed esperienza ha dimostrato che ciò è vero.

Sì, le equazioni sono importanti fintanto che ti ricordi di moltiplicare per zero e aggiungere la quantità appropriata alla fine.

— Olin Lathrop,

@Olin Lathrop Doh! Ho diviso per zero, non MOLTIPLICANDO. Ecco perché non ha mai funzionato per me!

I cappucci di bypass servono sia per ridurre al minimo i cali locali nel VDD-VSS, sia per ridurre al minimo le sovratensioni nella corrente di alimentazione principale. A condizione che VDD-VSS non si tuffi tanto da causare problemi, ulteriori riduzioni delle sovratensioni di alimentazione possono essere più utili delle riduzioni dei cali di VDD-VSS (poiché la prima causa EMI). Mi aspetterei che avere il cappuccio di bypass tra il piano di massa e i conduttori di alimentazione del chip sarebbe ottimale per la riduzione EMI; saresti d'accordo con quello?

— supercat

@supercat Non l'ho seguito completamente. I tappi direttamente sui pin power / gnd ridurranno l'EMI relativa all'alimentazione, ma aumenteranno l'EMI a causa della maggiore area di loop dei segnali più il loro percorso di ritorno. Se dovessi scegliere tra tappi sui perni o tappi con via verso gli aerei andrei con via verso gli aerei. Se metti i tappi sul lato posteriore del PCB, è possibile avere la tua torta e mangiarla anche tu. Se non riesco a farlo, farei il maggior numero possibile di "routing creativo" per fare entrambe le cose - essenzialmente un compromesso, probabilmente avendo più tappi e mettendoli ovunque posso inserirne uno.

@ David Kessner: Il mio pensiero sarebbe che se il limite si trova tra l'alimentazione e il chip, allora il dI / dt dell'alimentazione sarà limitato dalla quantità che la tensione del cappuccio di bypass diminuisce. Altrimenti, se ad esempio l'induttanza tra i pin e l'alimentazione è 10x quella dell'induttanza tra i pin e il cappuccio, allora il 10% di qualsiasi picco di corrente verrà trasmesso attraverso l'alimentazione. Il mio pensiero è sbagliato?

— supercat