Rendimento in DRAM e altri processi fortemente ridondanti

Sto attualmente pettinando la letteratura di ingegneria elettrica sul tipo di strategie impiegate per produrre in modo affidabile sistemi altamente complessi ma anche estremamente fragili come DRAM, in cui si dispone di una matrice di molti milioni di componenti e in cui un singolo guasto può bloccare l'intero sistema .

Sembra che una strategia comune che viene utilizzata sia la produzione di un sistema molto più ampio, e quindi la disabilitazione selettiva di righe / colonne danneggiate utilizzando fusibili impostabili. Ho letto [1] che (dal 2008) nessun modulo DRAM si stacca dalla linea funzionante e che per i moduli DDR3 da 1 GB, con tutte le tecnologie di riparazione in atto, la resa complessiva va da ~ 0% a circa il 70% .

Questo è solo un punto dati, tuttavia. Quello che mi chiedo è: è qualcosa che viene pubblicizzato sul campo? Esiste una fonte decente per discutere del miglioramento della resa rispetto alla SoA? Ho fonti come questa [2], che fanno un buon lavoro nel discutere la resa dal ragionamento dei primi principi, ma quello è il 1991, e immagino / spero che le cose vadano meglio ora.

Inoltre, l'uso di righe / colonne ridondanti è ancora impiegato ancora oggi? Quanto spazio aggiuntivo sulla scheda richiede questa tecnologia di ridondanza?

Ho anche osservato altri sistemi paralleli come i display TFT. Un collega ha affermato che Samsung, ad un certo punto, ha trovato più economico produrre schermi rotti e quindi ripararli piuttosto che migliorare il loro processo a un rendimento accettabile. Devo ancora trovare una fonte decente su questo, tuttavia.

refs

[1]: Gutmann, Ronald J, et al. Wafer Level 3-d Ics Technology. New York: Springer, 2008. [2]: Horiguchi, Masahi, et al. "Una tecnica di ridondanza flessibile per DRAM ad alta densità." Circuiti a stato solido, IEEE Journal del 26.1 (1991): 12-17.

dram redundancy

— Mefistofele
fonte

La ridondanza di righe e colonne è ancora utilizzata oggi. La ridondanza a livello di blocco è stata utilizzata nella cache Itanium 2 L3 (vedi Stefan Rusu et al., "Itanium 2 Processor 6M: Higher Frequency and Large Lache Cache", 2004). Un'altra considerazione per la resa è il binning sia per velocità / potenza / temperatura di esercizio che per "capacità" (ad esempio, i multiprocessori di chip possono essere venduti con una serie di conteggi core; anche in teoria un elevato numero di difetti DRAM potrebbe, in teoria, essere venduto come metà capacità parte).

— Paul A. Clayton,

affascinante, grazie. Osservando il design della cache, vedo 140 sottoparametri, ciascuno con 2 sottobanche, che a loro volta hanno otto blocchi di array 96x256. Ogni blocco ha 32 bit. Ciò significa che ci sono, in totale, 140 * 2 * 8 * 96 * 256 * 32 = 1.762x10 ^ 9 bit richiesti per produrre 48x10 ^ 6 bit di memoria. È corretto?

— Mefistofele il

No, i 32 bit fanno parte del blocco 96x256 (12 modi cache * 8 * 4 * 32 bit per riga cache). Va anche notato che alcuni bit sono utilizzati per ECC, quindi la cache aveva 6 MiB di dati . (L'uso di ECC introduce un'altra ruga nella resa sotto binning. I requisiti ECC variano in base all'applicazione e l'ECC in eccesso può essere utilizzato per supportare una tensione inferiore (o frequenza di aggiornamento per DRAM) senza perdita di dati per una parte di potenza inferiore e fornire correzione per la produzione difetti. Tale considerazione è più teorica in quanto i fattori di marketing generalmente non consentono tale flessibilità.)

— Paul A. Clayton,

grazie ancora. Questo è più per ottenere una stima del costo complessivo del processo di produzione. Cioè, quanto spazio aggiuntivo sulla scheda (come rappresentante per le risorse fisiche impiegate) è necessario per raggiungere questo 6MiB? Proverò a stimarlo dall'area occupata dalla cache L3 e ti ricontatterò.

— Mefistofele il

L'uso dell'area della cella di bit non tiene conto della decodifica di riga e di altri costi generali. L'area ambientale della ridondanza potrebbe essere semplicemente stimata riconoscendo che 4 dei 140 subarrays sono ricambi (un po 'meno del 3% di sovraccarico), ignorando l'overhead di routing aggiuntivo. Va anche notato che sono state vendute versioni di cache L3 da 3MiB, quindi il rendimento per le versioni da 6MiB è stato ridotto. ( Immagino che l'uso di transistor più grandi delle dimensioni minime per le celle SRAM, per una perdita minore, potrebbe anche ridurre leggermente il tasso di difetto effettivo.) 136 subarrays usati indicano 8 per ECC (6 +% overhead).

— Paul A. Clayton,

Nessun produttore rilascerà mai dati sulla resa se non per qualche motivo. È considerato un segreto commerciale. Quindi, per rispondere direttamente alla tua domanda, no, non è pubblicizzata nel settore.

Tuttavia, ci sono molti ingegneri i cui compiti sono migliorare la produttività della linea e la resa di fine linea. Questo spesso consiste nell'utilizzare tecniche come il binning e la ridondanza dei blocchi per fare in modo che le perdite fuori linea siano sufficienti per essere vendibili. La ridondanza dei blocchi è sicuramente utilizzata oggi. È abbastanza facile da analizzare:

(blocchi falliti per parte) / (blocchi per parte) * (blocchi falliti per parte) / (blocchi per parte)

Questo ti darà la probabilità che entrambi i blocchi paralleli falliscano. Dubiterei che finiresti con un rendimento inferiore al 70%, poiché in genere il 90% è il rendimento minimo accettabile.

— Tom Brendlinger
fonte

Mentre apprezzo la tua risposta, @ Paul-a-Clayton ha fornito queste informazioni ed è stato anche in grado di citare pubblicazioni reali (in particolare Itanium 2) nei commenti. Inoltre, mentre la ridondanza dei blocchi è discussa in quei documenti, si dice "Questo uso di subarrays ottimizza l'utilizzo dell'area dello stampo senza limitare la pianta del piano centrale" senza menzionare la tolleranza agli errori. Se si dispone di documenti che propongono specificamente la ridondanza dei blocchi come strumento per la risoluzione degli errori, sarebbero molto apprezzati.

— Mefistofele