Sembra che il mondo abbia deciso che std_logic(e std_logic_vector) sono il modo predefinito di rappresentare i bit in VHDL. L'alternativa sarebbe std_ulogic, che non è stata risolta.
Questo mi sorprende, perché di solito, si sta non descrive un bus , in modo da fare non si vuole più driver e non è necessario per risolvere un segnale. Il vantaggio di std_ulogicsarebbe che il compilatore ti avvisa in anticipo se hai più driver.
Domanda: è solo una questione storico / culturale o ci sono ancora ragioni tecniche per usare std_logic?
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Il mondo è sbagliato. Gli ingegneri intelligenti usano std_ulogic come perché ha la semantica corretta.
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WJL
@wjl lo interpreterò come "è una cosa storico / culturale". La tua risposta di seguito è molto più utile del commento qui sopra.
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Philippe,
Ho scritto prima il commento, poi ho pensato che sarebbe stato più appropriato lasciare una risposta con più specifici. Mi dispiace, immagino che sembri un po 'irriverente. Ma il mio commento è letterale in quanto la maggior parte delle persone inizia a usare std_logic perché l'hanno imparato in quel modo, poi dopo un po 'iniziano a chiedersi di std_ulogic, lo guardano, si rendono conto della sua semantica e poi si convertono in esso. =)
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wjl