Disaccoppiare i condensatori sullo strato inferiore?

Sto usando condensatori di disaccoppiamento 0,01 uF in un pacchetto 0805 , su ciascuna coppia V _cc / GND dei miei CPLD . Quindi, circa otto condensatori in totale). Trovo un po 'più facile indirizzare la scheda se i condensatori di disaccoppiamento sono posizionati sullo strato inferiore e collegati ai pin V _cc e GND del CPLD / MCU usando vias .

È una buona pratica? Capisco che l'obiettivo è ridurre al minimo il circuito di corrente tra il chip e il condensatore.

Il mio livello inferiore funge anche da piano terra. (è una scheda a due strati, quindi non ho un piano V _cc ), e quindi non ho bisogno di collegare il pin di terra del condensatore tramite vias. Ovviamente, il pin GND del chip è collegato usando un via. Ecco un'immagine che illustra meglio questo:

La traccia spessa che arriva verso il condensatore è V _cc (3,3 V) ed è collegata a un'altra traccia spessa che proviene direttamente dalla fonte di alimentazione. Fornisco V _cc a tutti i condensatori in questo modo. È buona norma collegare tutti i condensatori di disaccoppiamento in questo modo o incontrerò dei problemi lungo la strada?

Un modo alternativo che ho visto in uso è che esiste una singola traccia per V _cc e un'altra per GND che parte dalla fonte di alimentazione. I condensatori di disaccoppiamento quindi "attingono" a quelle tracce. Ho notato che in quell'approccio non esisteva un piano di massa - solo spesse tracce di V _cc e GND che correvano da un singolo punto. Un po 'come il mio approccio V _cc descritto nel paragrafo precedente, ma adottato anche per GND.

Quale approccio sarebbe migliore?

figura 2

Figura 3

Ecco alcune altre immagini dei condensatori di disaccoppiamento. Penso che tra questi il ​​migliore sia quello in cui il condensatore è al livello superiore - siete d'accordo?

Ovviamente ne avrò bisogno tramite il pin GND se voglio che si connetta al piano di massa. Per quanto riguarda il valore, nella documentazione di Altera è stato specificato da 0,001 uF a 0,1 uF e quindi mi sono fissato a 0,01 uF. Sfortunatamente, anche se ho notato mentalmente che avrò bisogno di un altro condensatore a meno di 3 cm, non mi sono ricordato di implementarlo sullo schema. Sulla base dei suggerimenti qui, aggiungerò anche 1 condensatore uF in parallelo a ciascuna coppia Vdd / GND.

Per quanto riguarda il potere, userò 100 elementi logici per un registro a scorrimento a 100 bit. La frequenza di funzionamento dipende in gran parte dall'interfaccia SPI dell'MCU che userò per leggere il registro a scorrimento. Userò la frequenza più lenta consentita dall'AVR Mega 128L per SPI (ovvero 62,5 kHz). Il microcontrollore sarà a 8 MHz utilizzando il suo oscillatore interno.

Leggendo le risposte qui sotto, ora sono abbastanza preoccupato per il mio piano di massa. Se capisco la risposta di Olin, non dovrei collegare il pin GND di ciascun condensatore al piano di massa. Invece, dovrei collegare i pin GND alla rete GND principale sul livello superiore e quindi collegare quella rete GND al ritorno principale. Sono corretto qui?

In questo caso, dovrei avere un piano di massa? Gli unici altri chip sulla scheda sono un MCU e un altro CLPD (stesso dispositivo, però). A parte questo, è solo un mucchio di intestazioni, connettori ed elementi passivi.

Ecco il CPLD con condensatori da 1 uF e una rete a stella per V _cc . Sembra un design migliore?

La mia preoccupazione ora è che il punto stella (o area) interferirà con il piano di terra, poiché sono sullo stesso livello. Inoltre, sto collegando V _cc solo al pin V _cc dei condensatori più grandi . Va bene o devo collegare V _cc a ciascun condensatore singolarmente?

Oh, per favore, non preoccuparti dell'etichettatura del condensatore illogico. Lo riparerò ora.

$V_{DD}/V_{SS}$
$\mu$

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Il tuo terzo screenshot è sicuramente il migliore, dal punto di vista del disaccoppiamento. (Lascerei persino che le tracce scendano dritte verso il basso.) Non vedo alcun problema con il piano di massa, né con i viali collegati ad esso. Basta non posizionare la via tra il cappuccio e i pin CPLD. I tappi a distanza-CPLD dovrebbero essere molto corti, se possibile anche più corti! :-)

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Non ho prestato prima attenzione al pacchetto, ma il tuo quarto screenshot lo rende ovvio: i pacchetti dei tuoi tappi sono enormi . Vedo che anche Mark ne ha preso nota e sono d'accordo con lui: passare a una taglia più piccola. 0402 è piuttosto standard in questi giorni, e anche il tuo negozio di assemblaggio di PCB può fare 0201. ( AVX ha 10nF X7R nel pacchetto 0201). Un pacchetto più piccolo ti permetterà di posizionare il condensatore più vicino al circuito integrato, lasciando comunque spazio per le tracce vicine.

Ulteriori letture
Scelta dei condensatori MLC per applicazioni di bypass / disaccoppiamento . Documento AVX
Uso dei condensatori di disaccoppiamento . Documento Cypress

Concordo sul fatto che in generale non è un grosso problema se i chip di bypass vengono posizionati sull'altro lato della scheda dal chip che stanno bypassando. Con i pacchetti BGA, questo è l'unico modo per bypassare alcune coppie potenza / terra. Il punto è minimizzare l'anello del cappuccio di bypass. Se il modo migliore per raggiungere questo obiettivo è mettere il cappuccio di bypass sotto il chip, allora va bene.

Tuttavia, nel tuo caso non ha senso. Non hai nulla sullo strato superiore dove si troverebbe il cappuccio, quindi collegalo direttamente ai pin e aggiungine uno tramite lo strato di terra.

C'è un altro motivo per cui non mi piace il tuo layout indipendentemente dall'esclusione. Si sta eseguendo la connessione tra il pin di terra del chip e il lato terra del cappuccio di bypass attraverso il piano di terra principale. Ora hai un'antenna patch alimentata al centro invece di un piano di massa. Cerca di mantenere le correnti del circuito ad alta frequenza lontano dal piano di massa. Assicurarsi che il circuito tra chip e cappuccio di bypass sia il più corto possibile, quindi collegare la parte di terra di quel circuito alla rete di terra principale in un unico punto. Lo stesso vale per la parte di potenza del loop. Ciò mantiene le correnti ad alta frequenza contenute pur fornendo buoni collegamenti di terra e di potenza. Questo non ha importanza al bypass, ma è importante per quanto riguarda le emissioni RF.

Lo scopo (come sapete) è fornire un'impedenza il più bassa possibile tra potenza e terra, quindi è importante mantenere le tracce (dal pin al condensatore) il più corte possibile. Una scheda a 4 o più strati è molto più facile ottenere buone prestazioni ad alta frequenza, ma con cura può essere eseguita su una scheda a 2 strati.

Ho realizzato alcune schede di test FPGA a 2 strati e utilizzo il metodo menzionato da Steven con cappuccio e tracce sullo stesso livello - di solito userei 100nF e 10nF uno accanto all'altro su ogni set di pin di alimentazione (il più vicino a 10nF ai pin) con un paio di 1uF e 10uF più avanti.

Se usi i via nel design sopra, idealmente la prima cosa che le tracce incontrano è il condensatore, non i via (cioè come menzionato sopra, ma con i via) Quindi nel tuo design sopra, se hai i pad condensatore tra i pin e vias, e proprio accanto ai vias (cioè nessuna traccia, come via è l'estensione del pad), quindi crei un loop il più piccolo possibile. Se hai il cappuccio sul lato inferiore (molto comune averli "sotto" l'IC con via verso terra / piano di potenza), tieni semplicemente un percorso molto breve verso via dal pin, quindi il cappuccio proprio accanto al via sull'altro lato.

È importante mantenere l'impedenza verso il basso su un'ampia larghezza di banda. Condensatori di valori diversi hanno SRF diversi (frequenze auto risonanti) di solito maggiore è il limite più basso è l'SRF. Quindi posizionando ad es. 2 x 1uF, 4 x 100nF, 8 x 10nF sui binari CPLD / FPGA contribuirà a fornire questo. Se guardi le note dell'app del fornitore o uno schema della scheda di sviluppo dovresti vedere un sistema di disaccoppiamento abbastanza simile a quello sopra descritto.

Ecco un esempio di impedenza del condensatore sulla frequenza (da un documento TI ):

Il tappo in alto o in basso non fa alcuna differenza se devi usare un modo in entrambi i modi.

In questo caso il cappuccio sul fondo è buono poiché si ottiene una connessione diretta a terra e l'uso di una via o equivalente è inevitabile.

MA dici di capire che l'obiettivo è minimizzare il circuito tra chip e cap - e poi ne fai uno superfluo. Non è molto grande ma è molto più grande di quanto deve essere. Corri dal cappuccio, sotto i pad IC alla via e poi di nuovo ai pad IC. Puoi mettere la via all'esterno dell'IC vicino al cappuccio in modo da avere circa zero loop tra cappuccio e IC o, possibilmente meglio, mettere il cappuccio SOTTO l'IC o appena sotto i via come mostrato qui o, elettricamente soprattutto, n = sposta leggermente le vie verso il basso e posiziona il cappuccio proprio contro le vie in cui le tracce verso l'IC incontrano le vie per il minimo loop possibile.

Importa? - probabilmente no. Ma se riesci a ottenere il cappuccio giusto contro i pin IC a circa zero, è bene farlo.

C'è un problema potenzialmente più serio:

Chiedi informazioni sulla distribuzione VCC / Gnd usando track / track o track groundplane.
Di questi binari / groundplane è potenzialmente migliore in quanto può aiutare a ridurre al minimo l'impedenza di terra MA gli "slot" che i binari sul fondo tagliano attraverso il "paesaggio" del groundplane possono causare molti problemi. Come mostrato lì, hai una bella antenna radiante in una fessura nello strato inferiore. passa da IC + tramite la mano sinistra via quindi nello slot al cappuccio + ve. Questo è probabilmente un utile loop di accoppiamento a poche centinaia di MHz.

Altrove è possibile portare + ve in una traccia superiore attraverso uno slot del piano di terra e quindi connettersi a un punto remoto (ad esempio un IC + ve) e collegare il pin di terra dell'IC al piano di terra dell'IC. La corrente fluirà quindi attraverso la traccia superiore, sopra lo slot, nell'IC, fuori se il pin gnd dell'IC, nel piano di massa, via gp verso l'alimentazione ma incontrando lo slot lungo la strada. Per aggirare la fessura viaggerà lateralmente verso un percorso di impedenza adeguatamente basso attorno alla fessura, quindi di nuovo sotto la pista superiore e sulla sua strada. Il flusso di corrente di terra lungo i lati e attorno allo slot rende un trasmettitore UHF molto piacevole. E può anche fungere da ricevitore.

Alcune persone devono progettarli in - puoi averli gratuitamente :-(.

Nota sull'applicazione Freescale - Le antenne integrate compatte indicano :

Nel peggiore dei casi potresti stare meglio con due tracce superiori per terra e V + se riesci a bilanciare il percorso verso ciascuna e minimizzare la separazione intertraccia in tutti i punti. La distribuzione stellare è la migliore se possibile. Laddove non è possibile evitare di avere più feed su una traccia di alimentazione, assicurarsi che i segnali posizionati sulla coppia di tracce dai componenti in una posizione non influenzino negativamente gli altri sulla stessa coppia di tracce. nulla a tutti i costi con percorsi di alimentazione basati su più tracce verso una singola posizione di alimentazione. Nel classico sistema ideale e raramente completamente realizzabile, tutti gli alimentatori sono disposti a stella e si uniscono solo all'alimentazione.

Se metti i tappi sul fondo, allora la scheda avrà bisogno di un passaggio aggiuntivo attraverso il pick 'n place e il riflusso del forno. Ciò comporterà costi per la tavola finita.

Un po 'fuori tema, ma poiché i requisiti di frequenza sono (molto) modesti, hai la possibilità di ridurre la potenza del convertitore o la velocità di risposta sul tuo CPLD (se supportato). Più ripida è la transizione logica, più componenti ad alta frequenza sono contenuti. Una velocità di risposta più lenta ridurrà i transitori di commutazione e ridurrà le richieste sulla rete di disaccoppiamento.