Ho intenzione di utilizzare un circuito integrato che richiede un input di clock di 14,3 MHz, ma voglio guidarlo da una sorgente stabile di 10 MHz, derivata dal GPS. Come faccio a trasformare l'orologio da 10 MHz in 14,3 MHz richiesto dall'IC?
Ho intenzione di utilizzare un circuito integrato che richiede un input di clock di 14,3 MHz, ma voglio guidarlo da una sorgente stabile di 10 MHz, derivata dal GPS. Come faccio a trasformare l'orologio da 10 MHz in 14,3 MHz richiesto dall'IC?
Risposte:
Ciò di cui hai bisogno è un PLL , un loop a fase bloccata . Funziona confrontando un oscillatore che puoi controllare, con un oscillatore di riferimento. Il trucco è che è facile dividere la frequenza di un oscillatore usando un contatore digitale, quindi quello che fai qui è dividere l'oscillatore da 14,3 MHz per 143, il riferimento da 10,0 MHz per 100 e quindi usare l'uscita da questo confronto per assicurarsi che la sorgente 14.3 sia in esecuzione in una relazione esatta con il riferimento stabile a 10 MHz.
Esistono numerosi circuiti che possono fare tutto questo in un unico pacchetto, a volte anche includendo un oscillatore di riferimento. È molto comune dover sintetizzare le frequenze da un oscillatore stabile, quindi non sono insolite.
È possibile cambiare l'ordine delle moltiplicazioni e dei divisoni per evitare le frequenze sopra . Se vuoi un'onda piuttosto quadrata, l'ultimo passo dovrebbe essere un divario di.
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per creare una linea orizzontale per separare sezioni di una risposta più lunga.
Se si desidera 14.31818181818 MHz da una sorgente di 10 MHz, è difficile. 14.31818 MHz è la frequenza di burst a colori della TV americana, il valore preciso è 315/22 MHz. Puoi dividere 10 MHz per 2, moltiplicare per 9 e per 7 per ottenere 315 MHz. Quindi dividi per 22 per ottenere la frequenza desiderata. Potrebbe essere necessario più di un PLL per farlo. Un altro modo è dividere i 10 MHz per 4 e moltiplicare per 9 e 7 e infine dividere per 11.
Naturalmente è teoricamente possibile moltiplicare per 63 e poi dividere per 44. Ma ciò richiede un oscillatore PLL molto veloce per 630 MHz e anche un divisore di frequenza veloce. Suggerisco di dividere prima per 22, quindi moltiplicare per 63 e infine dividere per 2. Ma per un jitter di fase basso, le moltiplicazioni separate per 9 e 7 potrebbero essere migliori.
Che tipo di chip stai usando che ha quel requisito e quale sarebbe il jitter ammissibile? Se potessi vivere con una grande quantità di jitter, un approccio sarebbe quello di utilizzare un dispositivo che trasforma sia i fronti ascendente che discendente in impulsi (raddoppiando effettivamente da 10 MHz a 20 MHz) e quindi scarta 25 impulsi su ogni 88, oppure potresti usare un Orologio a 25 MHz o più veloce per pilotare un CPLD o FPGA che si comporta in modo simile ma utilizza il riferimento a 10 MHz per regolare il numero di impulsi che deve saltare. Entrambi gli approcci avrebbero un notevole jitter, ma a seconda di ciò che viene fatto con l'orologio 14.3818Mhz potrebbe essere accettabile. Se lo si utilizza per la generazione di crominanza NTSC, gli effetti del jitter potrebbero essere ridotti al minimo se la frequenza fosse scelta in modo tale che i frame alternati avrebbero un jitter approssimativamente alternato.
Sebbene sia possibile "derivare" 14,3 mHz da un oscillatore da 10 mHz, come mostrato nelle altre risposte, non è necessario . Una soluzione più semplice è quella di aggiungere un oscillatore a cristallo da 14,3 mHz. Le dimensioni, il volume e il costo di questa soluzione sono paragonabili alle altre soluzioni.