Che cos'è un "wafer di rischio"?


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Nella produzione di circuiti integrati mi sono imbattuto nel termine "wafer di rischio" che sembra essere diverso da un wafer "normale". Ma non riesco a trovare alcuna informazione online su cosa sia realmente un wafer di rischio.

Risposte:


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Quando si rilascia un disegno alla produzione, ad esempio Tape-out, frattura (creazione di maschere) e quindi si avvia il lotto, ciò che è normale è che si avvia un lotto ES (campione di ingegneria) che è più piccolo di un lotto di produzione completo (25) delle dimensioni di questo lotto ES dipende dal fab, ma è in genere 12 o giù di lì. Quindi si inseriscono blocchi di wafer in vari punti del processo. Si inizia con 12 wafer, ma tre vengono trattenuti su detto impianto, e poi altri 3 vengono trattenuti al gate poli etch, e quindi altri 3 vengono trattenuti sul metallo 1 consentendo così agli ultimi 3 di passare alla fase finale.

Questo viene fatto in modo che se si riscontrano problemi in vari passaggi, è possibile correggere i problemi e quindi riavviare questi wafer trattenuti e non incorrere in un ritardo prolungato. Inoltre non ha senso altri favolosi 25 wafer che vanno in pezzi.

Non puoi mai contenere 1 wafer poiché molte fasi di elaborazione eseguono più wafer alla volta (diciamo 6, o 3 o 4) e quindi se fermi solo un wafer, dovrebbe avere un wafer "fittizio" sostitutivo con simili elaborazione messa al suo posto. Ai fab non piace sprecare la capacità di produzione sui rottami.

L'importo trattenuto a ciascuna fermata dipenderà dalle macchine (3 wafer o 4 wafer ecc. Al centro della macchina).

Il "wafer di rischio" di cui parli può essere il primo lotto di 3 a superare ES con fermate o trattenute in vari punti per gli altri wafer del lotto. I primi attraverso sono di gran lunga "più rischiosi". I wafer detenuti nelle varie posizioni potrebbero non essere così rischiosi, quindi potrebbero non essere considerati wafer di rischio. Anche se alcuni fab li considerano quello.

E infine in alcuni fab, qualsiasi corsa di wafer non qualificata è considerata wafer di rischio.

Quindi il termine dipenderà dal fab che usi.

Una punta di cappello a @bdegnan che ha sottolineato che in alcuni fab, un "rischio wafer" è quello in cui è stata richiesta e concessa una rinuncia al processo. Pertanto, potrebbe essere necessario modificare le fasi del processo, il dosaggio o aggiungere nuovi punti (che non sono ancora stati sottoposti a qualifica) o addirittura una deroga da DRC (verifica delle regole di progettazione). Catturato questo dai commenti.


Otteniamo l'adesivo "wafer di rischio" quando chiediamo agitatori DRC e doping. Ad esempio, se si desidera creare un MESFET su un processo CMOS standard, si finisce per infrangere abbastanza regole non critiche per ottenere il flag anche se in realtà non si "infrange" alcuna regola.
b degnan,

@bdegnan dovresti aggiungere una risposta separata, ho dimenticato di aggiungere quell'aspetto. Buon punto!
segnaposto

Ci hai praticamente colpito, quindi non pensavo che la mia singola errata fosse sufficiente per una risposta corretta.
b degnan,

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@bdegnan modificato e aggiunto alla mia risposta, con attribuzione. I commenti vengono cancellati, quindi è necessario che le informazioni salienti migrino nel campo della risposta.
segnaposto

@placeholder: potresti spiegare che cos'è una "corsa di wafer non qualificata"?
Fritz,
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