Qual è la differenza tra i loop bloccati di fase del primo ordine, del secondo ordine e del terzo ordine?

Cosa rappresenta l'ordine PLL? Quali sono gli svantaggi nell'ordine 1 e 2 PLL compresi nell'ordine 3? Come scegliere il tipo di pll per un'applicazione come il demodulatore QPSK?

Mi sembra che la risposta accettata (da Sparky256) veda il PLL semplicemente come un filtro e ignora completamente il suo scopo reale, che è un sistema di controllo, che controlla la fase di un segnale. L'ordine di un sistema di controllo indica il suo numero di stati interni. In un sistema che ha un singolo input, gli stati oltre il primo stato (ordine) sono equivalenti alle derivate della variabile controllata.

Nello specifico, in un PLL, la variabile controllata è normalmente la fase del segnale. Il PLL tenta di produrre un blocco di fase. Quindi, il primo ordine è per la variabile fase / stato, il secondo stato è una derivata del primo stato - che è frequenza, e così via.

Per un semplice sintetizzatore di frequenza potrebbe essere sufficiente un PLL del primo ordine, ma con un demodulatore QPSK probabilmente mancherebbe un PLL del primo ordine poiché qualsiasi offset della frequenza portante tra il modulatore e il demodulatore produrrà sempre un ritardo di fase costante, che può essere rimosso solo da un secondo ordine PLL. Un ritardo di fase significa che i canali I e Q non possono essere riparati (si "muovono costantemente"). Pertanto, un demodulatore QPSK dovrebbe avere un PLL con almeno 2 stati (cioè 2 ° ordine o superiore).

Inoltre, contrariamente ad alcune nozioni prevalenti nei commenti e nelle risposte qui, un ordine superiore non rallenta un sistema, né lo rende più veloce. Il tempo di risposta è determinato da tutti i parametri del sistema, principalmente dal valore dei suoi coefficienti (o dalla posizione dei suoi poli e zeri, nel gergo di progettazione del filtro).

Ho trovato questo link a un documento straordinario che spiega i dettagli fino ai filtri del 4 ° ordine.

L'ordine del filtro si riferisce solo al numero di poli utilizzati per filtrare l'uscita del comparatore di fase, in modo da fornire una tensione di errore CC regolare al VCO.

1. I filtri del 1 ° ordine sono in realtà solo le caratteristiche del filtro del VCO, che richiedono un tempo minimo per stabilizzarsi (fase zero) per un cambiamento nella frequenza o nel monitoraggio delle fasi. La tensione di uscita del comparatore di fase grezza viene inviata al VCO (oscillatore controllato in tensione) con solo i picchi di rumore filtrati. Questo tipo offre un rilevamento rapido delle variazioni di frequenza e si blocca rapidamente all'impostazione più recente, ma può avere un output irregolare fino a quando non si blocca su una nuova frequenza.

2. Un filtro del 2 ° ordine ha 1 stadio RC, passivo o usando un amplificatore operazionale per un roll-off più nitido. È un po 'più lento nel bloccare una nuova frequenza (fase zero) ma meno irregolare nel stabilirsi e nell'essere stabile. Consigliato per quasi tutti i progetti PLL.

3. Un filtro del 3 ° ordine utilizza un op-amp opzionale e doppie reti RC. Si deposita più lentamente degli altri ma tollera meglio FSK / QFSK / QPSK rimanendo stabile anche con schemi di modulazione complessi. Le reti RC devono essere sintonizzate per un determinato intervallo di baud rate, in modo che una variazione effettiva del bit rate venga seguita il più rapidamente possibile.

4. Il loop PLL deve sempre essere in grado di trovare e bloccare una nuova frequenza portante piuttosto rapidamente o si verifica una perdita di dati, forzando un rinvio di pacchetti di dati o inviando prima un comando EOF / EOL / EOT. Fortunatamente le MPU veloci possono emulare o avere interi blocchi funzione PLL incorporati, quindi l'uso di filtri analogici e circuiti PLL discreti è raro. Usa QPSK come termine di ricerca e troverai molti circuiti integrati di supporto e moduli pronti all'uso. Prestare attenzione a eventuali software "speciali" o accordi di licenza.

Per maggiori dettagli su FSK e QPSK.

Queste risposte sono offuscate da termini teorici e dettagli di implementazione. La domanda originale di selezionare un PLL per demodulare uno schema di modulazione di fase come QPSK non viene infine affrontata.

La demodulazione non dipende dall'ordine del PLL.

Brevemente, copriamo gli ordini.

1. I PLL del primo ordine hanno una larghezza di banda di blocco limitata. Se un PLL è centrato su una frequenza . Quindi può tracciare le onde sinusoidali con frequenze di . Tuttavia, quando cresce , non sarà in grado di tracciare il segnale. L'uscita VCO avrà un piccolo errore di fase (offset) rispetto al segnale di ingresso originale se il segnale di ingresso è una frequenza diversa e l'offset peggiorerà man mano che la differenza di frequenza tra l'ingresso e le sue frequenze centrali peggiora - fino a quando la differenza è così grande che non può più tracciare l'input.$x$$x \pm \Delta x$$\Delta x$

2. I PLL del secondo ordine, poiché hanno quello che viene chiamato un integratore, eliminano il problema dell'errore di fase.

Fine della discussione sull'ordine PLL.

La demodulazione di QPSK o BPSK con un PLL dipende dal rilevatore di errori. Per semplicità, discutiamo di BPSK nel modo seguente:

Per demodulare un segnale BPSK usando un PLL, modifichiamo il rilevatore di errori del PLL in modo che il VCO del loop si blocchi a 0 o 180 gradi rispetto al segnale di ingresso. Pertanto, l'uscita del VCO PLL è in fase o 180 gradi sfasata con l'ingresso. Per quanto riguarda il loop, a causa del rilevatore di errori modificato, pensa di avere zero errori.

Quando l'ingresso cambia fase, il loop non dovrebbe fare nulla, di nuovo, perché il loop si bloccherà su 0 o 180 gradi. Tuttavia, alcuni dei segnali all'interno del loop cambieranno da positivo a negativo e puoi usare questa modifica per rilevare se il segnale è passato in fase.

Lo stesso concetto si estende a QPSK, in cui il PLL è cieco nel rilevare cambiamenti di fase di 90, 180 e 270 gradi nel segnale di ingresso.

Un PLL in grado di demodulare BPSK è chiamato Costas Loop.

Ho scritto questo documento su come implementare un ciclo Costas nel software, che contiene tutte le informazioni che ho citato qui in dettaglio.

FakeMoustache ha scritto: "Hanno tutti zero differenze di fase nello stato bloccato"

La nostra terminologia può differire, ma la mia comprensione è che, in una progettazione del primo ordine, la differenza di fase viene utilizzata come segnale di errore (con amplificazione) e guida il VCO, quindi l'errore di fase in blocco dipende dalla frequenza. Un design del secondo ordine integra la differenza di fase per ottenere la tensione di controllo VCO, quindi l'errore di fase è zero se bloccato su una frequenza fissa e generalmente dipende dalla velocità di variazione della frequenza tracciata per un segnale che varia lentamente. Per un progetto del terzo ordine, l'errore dipenderebbe dalla seconda derivata e così via.

Mi scusi per il mio inglese. A mio avviso, l'ordine del filtro loop dipende dalle prestazioni che si desidera ottenere. L'ordine generalmente basso ha un blocco rapido ma prestazioni scadenti con attenuazione spuria; inoltre, utilizzando un filtro ad anello di ordine superiore, è possibile riconoscere anche una forma ottimale del rumore di fase. Di solito un PLL analogico, i principali spuri sono rappresentati dal segnale indesiderato dovuto al segnale di riferimento. Questo segnale può essere facilmente pulito usando un semplice filtro (ad esempio il secondo ordine). Nel PLL digitale (ad esempio il PLL che ha Pump Pump) il segnale indesiderato ha frequenze più basse (es .: fref / [2 o 3 ...]). Per ottenere uno spettro di uscita pulito può essere necessario utilizzare un filtro ad anello di ordine superiore (ordine 3 ° o 4 °); negli stessi casi è anche possibile ridurre la larghezza di banda del loop. In questo modo aumenta il tempo necessario per il blocco.