Perché la vecchia logica PMOS / NMOS necessitava di tensioni multiple come +5, -5 e +12 volt? Ad esempio, vecchi processori Intel 8080, vecchie DRAM, ecc.
Sono interessato alle cause a livello fisico / di layout. Qual era lo scopo di queste tensioni aggiuntive?
Sì, questa domanda riguarda le cose che sono state usate 35 anni fa.
Risposte:
L'8080 utilizzava solo la tecnologia nMOS (no CMOS = pMOS e nNMOS). Quando usi solo dispositivi nMOS (o pMOS), hai un paio di scelte per costruire una cella di inverter logici (vedi capitolo 6.6 in questo documento , la mia risposta prende in prestito pesantemente da questa fonte):
Transistor nMOS e resistenza di pull-up. Semplice, ma non buono su un circuito integrato perché il resistore occuperebbe molto spazio sul silicio.
Transistor nMOS e un secondo transistor nMOS saturo al posto del resistore pull-up. Non male, ma la tensione di uscita di alto livello rimarrà una tensione di soglia V GS, quindi al di sotto della tensione di alimentazione. (Nota: V GS, th è la tensione tra gate e source che di un FET solo accendere il FET).
Transistor nMOS e un secondo transistor non saturo (= lineare) al posto del resistore pull-up. La tensione di uscita di alto livello si sposterà fino a V DD , ma ciò comporta il costo aggiuntivo di una tensione aggiuntiva V GG con V GG > V DD + V GS, sp . Questo è il motivo della guida +12 V.
Transistor nMOS con un secondo transistor di tipo n in modalità di svuotamento al posto del resistore di carico. Non è necessaria alcuna guida di alimentazione aggiuntiva, ma la tecnologia è più sofisticata perché due transistor drogati in modo diverso devono essere realizzati sullo stesso chip.
Sembra che l'8080 utilizzi l'opzione numero 3.
Il motivo della guida negativa (-5 V) potrebbe essere il bias necessario per una configurazione cascode. Ciò aumenterebbe la velocità di commutazione al costo di un binario di alimentazione aggiuntivo. Posso solo indovinare qui perché non ho trovato alcuna fonte che mi dica che l'8080 utilizza davvero stadi collegati a cascata. Coprire il cascode sarebbe un'altra storia; questa configurazione viene utilizzata per amplificatori lineari, interruttori logici, traduttori di livello o interruttori di potenza .
Ecco un esempio di un circuito NAND NAND "depletion-mode" che ho trovato su Wikipedia (in tedesco):
Il transistor superiore viene utilizzato in modalità di esaurimento per fornire un carico che si avvicina a una sorgente di corrente e che equilibra i tempi di salita e discesa. A causa delle tensioni di soglia più elevate della prima tecnologia MOS, potrebbe essere stata necessaria un'alimentazione a 12 V per fornire una polarizzazione adeguata per il gate del resistore di carico. L'alimentazione a -5 V potrebbe essere stata utilizzata per polarizzare i back-gate (o nodi del substrato) di tutti i FET al fine di riportarli nel regime operativo desiderato.
Sto facendo di questa una risposta Wiki perché parte di ciò che ho detto è la speculazione piuttosto che fatti concreti e sono sicuro che qualcuno qui può migliorarmi o correggermi.
Ho progettato per la tecnologia NMOS a 12 volt alcuni anni fa. Utilizza transistor saturi a canale N per i pull-up. Come descritto da un collaboratore precedente (voce di elenco n. 2 in questa risposta ), questo limita la tensione di uscita a un Vt inferiore a VDD. L'alimentazione a 5 volt viene utilizzata per l'interfacciamento con TTL. L'alimentazione a -5V viene utilizzata per polarizzare il substrato e portare la Vt a un valore utile. Senza la tensione di polarizzazione Vt è di circa 0 V.
La risposta breve è, è necessario studiare il layout del circuito di un dispositivo adatto per vedere il design, e da questo è possibile capire perché.
La mia impressione è che il design richieda l'interfacciamento con 5v TTL, ma il dispositivo stesso non funzionerà a questa tensione, esattamente come funziona richiede un esempio adatto per studiare.
Questo è più facile a dirsi che a farsi, in quanto posso trovare pochissimi dettagli sul web.
Quello che ho trovato è stato una ricchezza di informazioni sull'8008, che precede l'8080 di un paio d'anni, queste informazioni includono ... uno schema parziale, che puoi trovare qui.
http://www.8008chron.com/Intel_MSC-8_April_1975.pdf
Dai un'occhiata alle pagine 29 e 30 (questi sono i numeri di pagina del pdf, non del manuale scansionato a mano) e anche della pagina 5 se vuoi vedere come è fisicamente costruito.
Potete trovare maggiori informazioni qui.
http://www.8008chron.com/intellecMDS_schematic.pdf
Non mi aspetto alcuna ricompensa per questo, poiché non ho risposto direttamente alla domanda, ma spero che ti indichi sulla strada giusta.