Quando devo utilizzare un IC buffer di clock?

Sto progettando un circuito e un circuito stampato per pilotare 7 DAC da un FPGA. (DAC è AD9762 )

Sarebbe possibile pilotare gli ingressi di clock su tutti e 7 i DAC con una singola uscita di clock (da un pin di uscita PLL) dell'FPGA? O è una ricetta per il disastro?

Sarà un orologio single ended con un max. freq. di 125 MHz.

O dovrei usare un buffer di clock per bufferizzare l'orologio prima di ogni input di clock DAC?

Se è così, è un buon buffer di clock? ( NB3N551 )

Ce n'è uno migliore che posso usare?

Modifica: scusate, avrei dovuto menzionare: tutti i DAC saranno su un PCB 5 "x5" collegato tramite un cavo a nastro corto (pochi pollici) alla scheda FPGA.

Modifica2: Se riesco a riformulare la domanda: se posso permettermi la stanza e il costo dei buffer dell'orologio, ci sono potenziali negativi? O sarebbe il modo sicuro per farlo?

Non ci saranno problemi (ad eccezione della potenza e dei costi aggiuntivi) se si utilizza un buffer di dissolvenza dell'orologio in questo progetto, ma dubito che sia effettivamente necessario .

Poiché i tuoi DAC si trovano tutti a una distanza di 5 pollici l'uno dall'altro, dovresti stare bene con un singolo buffer di ricezione all'estremità del cavo a nastro. Il fan-out dal buffer di ricezione può essere una stella con terminazione della serie di origine per ciascuna linea di smazzamento, come nella risposta di apalopohapa, o una catena a margherita con una terminazione divisa all'estremità opposta. La terminazione divisa sarebbe un residente a terra e uno a Vcc, fornendo un equivalente di Thevenin di R0 a VCC / 2. R0 corrisponderebbe all'impedenza della linea di trasmissione nominale, a seconda della geometria della traccia. L'uso di un'impedenza caratteristica di 50 Ohm è comune, ma risparmierai energia se usi un valore più alto come 75 o 100 Ohm.

Con un massimo di 5 pollici tra i DAC si parlerebbe di una differenza fino a 1 ns nei tempi di aggiornamento tra i DAC, su un periodo di campionamento di 8 ns. La differenza di tempo sarebbe molto ripetibile nel tempo e nella temperatura perché dipende solo dalla lunghezza della traccia tra i chip.

NB Ricorda che, indipendentemente dal buffer del segnale di clock, dovrai anche bufferizzare i segnali di dati per gestirne il ritardo per mantenere i tempi di campionamento e mantenimento corretti sugli ingressi DAC.

Puoi posizionare un resistore R ohm (sostituisci R con l'impedenza caratteristica della tua traccia) in serie per ogni uscita del clock, "il più vicino possibile" al pin nell'fpga (e non usare un resistore in serie interno che alcuni offerta fpgas). In questo modo i riflessi di ogni nodo moriranno al ritorno alla sorgente e non causeranno doppi trigger sugli altri ingressi.