Usi VHDL al giorno d'oggi?

Sono uno studente di ingegneria elettrica e sto studiando il linguaggio di descrizione dell'hardware noto come VHDL. L'ho cercato su Google alla ricerca di un IDE (sono su un mac), ma questa lingua sembra piuttosto morta.

Quindi, ecco la mia domanda: nel mio futuro lavoro come ingegnere elettrico, VHDL mi sarà utile? Lo stai usando?

AGGIORNAMENTO: Grazie a tutti per le risposte, ho chiaramente sbagliato la mia prima impressione.

Uso SOLO VHDL. È tutt'altro che morto. Un paio di anni fa sembrava una divisione del 50/50 tra le persone che utilizzavano VHDL o Verilog (nella migliore delle ipotesi aneddotiche), ma dubito che da allora sia cambiato molto.

La versione più recente di VHDL è "VHDL-2008", che in termini di linguaggio standard era solo ieri.

Se hai intenzione di lavorare con la logica programmabile (ad esempio FPGA, non MCU), VHDL e Verilog sono le due lingue che devi conoscere. Come studente, probabilmente dovrai imparare entrambi, usare entrambi ed essere esaminato in entrambi. Questo è stato certamente il caso per me (e ho seguito solo alcuni corsi di progettazione ASIC), anche se è stato tanto tempo fa.

È probabile che VHDL o Verilog saranno preferibili per te. Ho una preferenza personale per Verilog, ma conoscere entrambi aiuta.

Come futuro ingegnere, puoi raddoppiare le possibilità di ottenere un buon lavoro nella progettazione con FPGA (e tecnologie simili) se puoi utilizzare sia Verilog che VHDL.

Dovresti cercare di rendere la scelta il più irrilevante (per te) possibile, a parte le preferenze personali. Una lingua è solo un mezzo per raggiungere un obiettivo, non un fine in sé. Considerati fortunato, ci sono solo due grandi HDL là fuori. Se tu fossi uno scienziato informatico, dovresti imparare una buona dozzina di famiglie di linguaggi di programmazione completamente diverse, ed essere in grado di impararne uno nuovo in poche ore e comprenderne il linguaggio in pochi giorni.

A parte: i linguaggi di programmazione (usati per controllare il funzionamento delle macchine di Turing) e i linguaggi di descrizione dell'hardware (usati per controllare la configurazione dell'hardware) sono cose completamente diverse, sebbene la maggior parte degli HDL abbia strutture che le fanno sembrare dei linguaggi di programmazione o che le rendono programmabili anche le lingue . Se questo è confuso, accetta semplicemente che non puoi scrivere un sistema operativo del computer in VHDL, come non puoi descrivere una CPU RISC in C.

VHDL non è molto una lingua morta. Il tuo problema è che stavi cercando strumenti per eseguire la programmazione VHDL su Mac OS X. Sfortunatamente, ci sono pochissime opzioni per fare una discreta programmazione HDL (Verilog o VHDL) da un Mac. L'unica vera opzione che conosco (dove reale è un aggettivo abbastanza flessibile) è Icarus Verilog Simulator .

L'altra vera opzione, e quella che scelgo, è quella di avviare Boot Camp sul tuo Mac e raccogliere strumenti basati su Windows o Linux in quel modo.

Sì, uso VHDL quotidianamente. E C ++, C, Matlab, Python . Meno frequentemente uso anche TCL, Perl, Makefile, Bash-script e persino script CMD (aagh!)

VHDL non è sicuramente morto. È in concorrenza con il linguaggio Verilog (o più precisamente, con Sucessor di Verilog, SystemVerilog).

La mia comprensione è che per qualsiasi motivo storicamente VHDL era il linguaggio più comune per la progettazione FPGA e il contrario per la progettazione ASIC.

Le lingue sono sinteticamente piuttosto diverse, ma semenaticamente abbastanza simili da essere quasi intercambiabili ai fini della progettazione. In quanto tale, dipende principalmente dall'organizzazione su cui viene utilizzato.

Ora rispetto ai linguaggi di programmazione (VHDL e Verilog sono HDL (Hardware Description Langauges), non linguaggi di programmazione) non ci sono molti strumenti gratuiti utili. Gli strumenti migliori sono prodotti commerciali generalmente costosi (anche se spesso offrono licenze accademiche gratuite).

Usavo VHDL perché era ciò che mi era stato insegnato a scuola. Ora uso Verilog semplicemente perché è l'unico linguaggio supportato dalla maggior parte degli strumenti FPGA / HDL open source come YOSYS, IceStorm, PrjTrellis ecc. Ho un Mac, quindi devo usare programmatori e compilatori FPGA open source come Xilinx, Altera, né Lattice rilascia i suoi strumenti per OS X. Uno potrebbe usare Wine, ma ho scoperto che gli strumenti open source sono ordini di grandezza più veloci (per non dire che sono gratuiti).

Infine, la più grande logica che ho per usare Verilog è lo strumento Verilator. Verilator ti consente di compilare verilog in codice C e istanziare letteralmente hardware sul tuo computer in grado di comunicare con altre librerie. Realizzo la progettazione di reti convoluzionali in HDL, quindi ciò significa che posso avere i dati push di Python sul mio FPGA virtuale e ricevere un'immagine indietro. Ho anche sentito parlare di cose folli in cui il creatore di ZipCPU ha caricato e interagito con i flussi di dati sul suo FPGA virtuale. Purtroppo Verilator supporta solo Verilog, ma è quello che è.

A parte questo, il mio professore di sistemi embedded ha affermato che il VHDL era storicamente popolare per l'educazione e l'uso del governo perché era uno standard aperto sin dall'inizio. Dopo essere rimasto chiuso per circa 10 anni, Verilog è stato finalmente pubblicato come standard aperto. A questo punto, VHDL aveva già lasciato il segno.

Farò eco alle altre risposte nel dire che VHDL è tutt'altro che morto. È una delle due lingue tra cui puoi scegliere per progettare un FPGA. Come affermato in altre risposte, Verilog è l'unica altra scelta. Pertanto, ho lavorato solo in luoghi che utilizzano VHDL (sembra essere regionale, quale lingua verrà utilizzata). Se si desidera progettare strumenti in entrambi, suggerirei di prendere la suite XST di Xilinx o la suite Quartus di Altera.

Se desideri avere una buona valutazione del fatto che VHDL sia vivo, prova a cercare vhdl in alcuni siti di ricerca di lavoro come dice.com, monster.com o effettivamente.com. Lo troverai un po 'più di una nicchia rispetto alla programmazione C / C ++ standard, ma molto desiderabile.

Ho usato VHDL in Intel e Qualcomm, nonché in varie aziende del settore della difesa e nelle startup.

I chip MSM di Qualcomm che vanno nei telefoni cellulari sono scritti in VHDL. Concordo con gli altri manifesti che sembra essere regionale, però.

L'ingegneria elettrica è un campo vasto e potresti finire per non aver mai bisogno del Vhdl, ad esempio se decidi di specializzarti in RF. Ma se stai progettando l'hardware digitale e / o il design di Fpga, avrai bisogno di VHDL o Verilog e di un sacco di altri linguaggi di scripting come TCL, Perl, Python e Matlab. Non è necessario preoccuparsi troppo della scelta tra VHDL e Verilog. Sono solo una lingua per esprimere il tuo design. I fondamenti del design digitale rimangono gli stessi.

Come altri hanno già detto, VHDL e Verilog sono usati per descrivere il design dell'hardware digitale. Il codice viene quindi elaborato da uno strumento di "sintesi" che genera la logica che deve raggiungere il nostro hardware descritto che risulta sostanzialmente in una netlist.

VHDL è più popolare in Europa e Verilog è più popolare negli Stati Uniti. Tuttavia, è meglio imparare entrambi. In un posto di lavoro utilizzerai principalmente uno solo di essi. Tuttavia, potrebbe essere necessario leggere il codice in entrambi.

Sono stato un ingegnere per alcuni anni e ho visto VHDL utilizzato in tutti i casi. Vengo dal Regno Unito.

Il punto principale della contesa è che dal momento che i progetti sono diventati così complessi nel corso degli anni, abbiamo bisogno di un nuovo approccio nella verifica dei progetti. È qui che utilizziamo la simulazione per dimostrare che il nostro design funziona come previsto. Questa è la fase più critica del ciclo di progettazione e quella in cui si trascorre la maggior parte del tempo.

Molti anni fa, un linguaggio chiamato SystemVerilog è stato creato per aggiungere potenti funzionalità a Verilog che possono quindi essere utilizzate per migliorare la progettazione e le capacità di verifica del progetto. SystemVerilog contiene Verilog al suo interno e altro ancora. SystemVerilog è un linguaggio di verifica dell'hardware HVL, mentre Verilog e VHDL sono HDL, ovvero il linguaggio di descrizione dell'hardware. Ciò ha reso VHDL più debole han Verilog poiché se si desidera utilizzare un unico linguaggio e software per scrivere progetti complessi e verificarli utilizzando tecniche complesse come la generazione vincolata di stimoli casuali e testbencher basati su asserzioni, dovrebbero optare per SystemVerilog e rilasciare VHDL. Tuttavia, più recentemente è stata creata una metodologia chiamata OSVVM che sfrutta VHDL-2008 per ottenere le stesse funzionalità presenti in SystemVerilog ma in VHDL.

In questo momento, potresti imparare sia ed essere al sicuro.

Devo dire che VHDL sta morendo. motivi:

1. vhdl2008 non è ancora completamente supportato da EDA. È il 2018 adesso
2. Le biblioteche sono semplicemente ok. Ma se vuoi funzionalità fantasiose, è troppo difficile. Ad esempio, ci sono troppe domande ieee_proposedsu Internet. Il file IO è pazzo.
3. Mi piace lo stile rigoroso, ma non dovrebbe essere scomodo o ridondante. v2008 lo rende migliore, ma non è ancora completamente supportato da EDA. Quindi uso ancora v93.
4. Verifica domini SystemVerilog.

So che ci sono alcune aziende che hanno messo SV su una priorità più alta rispetto a VHDL per quanto riguarda la progettazione RTL. Quindi, per il principiante, impara solo SV.

VHDL è la lingua del diavolo. Tutta l'industria commerciale e i militari della costa occidentale usano Verilog. Solo le vecchie compagnie militari di dinosauri sulla costa orientale (come BAE) usano VHDL. Si tratta di una riduzione del 50% nella digitazione quando si utilizza Verilog verso VHDL. Ora stai cominciando a vedere le aziende militari della costa orientale alla fine abbattere e adottare Verilog. Hai mai sentito parlare di System VHDL, no? VHDL alla fine andrà a lato come il linguaggio del software Ada.