Via tra le tracce differenziali - quanto è male?


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Sto lavorando su una scheda che ha alcuni segnali LVDS 2.5. Tutte le guide che ho letto sul layout della scheda dicono di non inserire passaggi tra le tracce differenziali, ad esempio questa guida

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In alcuni casi sarebbe molto più facile indirizzare le coppie differenziali in questo modo:

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Guardando B5 e B6, girano attorno a un power pad (con una via proprio accanto ad esso) e poi continuano insieme. Vorrei farlo anche con alcuni cuscinetti di terra.

Se non lo faccio, avrò bisogno di 3 mil di traccia e spazio invece di 5 mil o di una scheda a 6 strati invece di 4 strati. Ahia.

Quindi la domanda è: quanto è davvero grave? Dovrei aspettarmi 10 mV accoppiati alle linee LVDS o 100 mV?

Il BGA ha un passo di 1,0 mm, le tracce sono 7,7 mil distanziate di 5 mil per un differenziale di 100 ohm (ma probabilmente 5/5 durante la fuga dal BGA). Lo strato superiore è segnale, quindi a terra 0,23 mm al di sotto di questo, quindi potenza. Il BGA è un Artix-7 XC7A15T.

AGGIORNAMENTO I segnali LVDS sono sincronizzati a DDR a 600 MHz.

AGGIORNAMENTO Sono più preoccupato per i picchi di corrente sull'accoppiamento di potenza / terra nelle linee LVDS in diverse direzioni su ciascuna linea, ovvero guidando una linea più in alto e l'altra più in basso, abbastanza da indurre il ricevitore a leggere il valore errato (o indeterminato) . Non tanto sulla discontinuità dell'impedenza o sulle riflessioni. Ma davvero non lo so ... questa è solo intuizione.


Una delle regole d'oro delle tracce differenziali è che entrambe le tracce DEVONO avere identici tempi di volo (lunghezza) e carico capacitivo. Se le frequenze da 500 MHZ a GHZ sono obbligatorie.
Sparky256

Consiglierei di dare un'occhiata alle guide applicative per FPGA o IC specifici ed esaminare il loro layout (spesso offerto nei kit di sviluppo) per le aree di breakout raccomandate.
Ale..chenski

Risposte:


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La risposta breve è che direi che un cambiamento di spaziatura vicino al punto iniziale o finale di un segnale differenziale non è poi così male. Direi anche che 6 strati non sono così tanti. Ma alle alte velocità, mantieni sicuramente tutte le fonti di rumore lontane dall'orologio.

Per la risposta più lunga, diamo un'occhiata ai motivi indicati. La fonte Toradex che hai citato ha menzionato una discontinuità di impedenza e la conformità EMC.

La discontinuità dell'impedenza deriva dal fatto che, se esiste una via tra le tracce, le tracce hanno inizialmente un accoppiamento capacitivo tra loro, quindi tale accoppiamento viene rimosso e sostituito con la via, quindi si accoppiano nuovamente. Qualsiasi modifica dell'impedenza provocherà una riflessione (vedere Mancata corrispondenza dell'impedenza ). Il rapporto di riflessione è:

Γ=Z1-Z2Z1+Z2
Dove Z è la variazione di impedenza. Si noti che l'impedenza reale è diversa per le diverse frequenze. Quindi, otteniamo segnali che si riflettono sul driver, potenzialmente danneggiandolo forzando una condizione di sovratensione o sottotensione (non molto probabilmente, in particolare non con un LVDS di un FPGA, che era relativamente robusto quando l'ho usato, ma l'affidabilità è importante), e quindi può riflettere di nuovo dalla variazione di impedenza sul guidatore e colpire il ricevitore. Nel peggiore dei casi, interferisce in modo distruttivo con un limite e lo rende non monotonico.

Cosa deve succedere per questo scenario peggiore? Credo che la regola empirica sia che sei nei guai se la distanza di riflessione supera 1/6 della lunghezza d'onda fondamentale. Quindi, se il tuo edge rate (non la frequenza di commutazione, ma il tempo di salita dei tuoi edge) è di 1 ns, sappiamo che l'elettricità viaggia in rame di circa 6 pollici per ns, quindi se la distanza di riflessione è superiore a 1 pollice, sei su ghiaccio sottile e dovrebbe vedere quanto sta cambiando l'impedenza. Allo stesso modo, se la via si trova vicino al lato ricevente del segnale, direi che la mancata corrispondenza dell'impedenza si perderà nella mancata corrispondenza dell'impedenza inerente al raggiungimento del ricevitore.

Il secondo problema che Toradex indica è la conformità EMC, che è un po 'confuso. Potrebbero essere preoccupati per l'accoppiamento o la mancata corrispondenza della lunghezza della traccia. Non penso che l'accoppiamento sia necessariamente un problema; queste sono linee differenziali, quindi l'accoppiamento netto dovrebbe annullarsi, a meno che non si stiano spingendo davvero i margini di tensione. La mancata corrispondenza della lunghezza della traccia potrebbe essere più comune se è presente un ostacolo nelle tracce, ma non è un risultato necessario.

Per approfondire un po 'l'accoppiamento, nel caso ideale, se si accoppia lo stesso segnale in una coppia differenziale, si preferirebbe accoppiare entrambi. In questo modo, entrambi si scontrerebbero di alcuni mV e il segnale differenziale (Vp - Vn) non sarebbe interessato. Finché le tensioni assolute di ciascun segnale sono entro le specifiche, dovresti andare bene. A velocità molto elevate potresti riscontrare un problema in cui il segnale si accoppia in una linea leggermente prima che si accoppierebbe nell'altra. Questo sarebbe un problema, ma direi che anche qui avere la coppia di rumore in entrambe le linee è meglio che averla coppia in una, perché o il rumore è ridotto dalla natura differenziale, oppure hai due problemi invece di uno.

Se hai a che fare con qualcosa di molto alta velocità, con velocità dei bordi inferiori a 1 ns, allora dovresti spiegarmi la risposta e probabilmente dovresti usare una tavola con più di 4 strati. Se stai solo cercando di guidare un 80 MSPS ADC, questo consiglio dovrebbe essere solido. Tieni presente che le linee sensibili ai bordi, come gli orologi, sono di gran lunga i segnali più importanti da trattare correttamente.

Un ultimo consiglio: se il gioco si fa duro, osserva le microvie che possono essere inserite nei pad BGA.


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+1, risposta eccellente! Una cosa: il simbolo SI per i secondi è "s", non "S", che è per Siemens.
Shamtam,

@pscheidler - Buona risposta. Sì, i segnali sono veloci, probabilmente bordi di 0,2 ns e clock a 600 MHz. Ma non ho molto indizio su LVDS :) Sono principalmente preoccupato per i picchi di corrente / corrente di terra che causano abbastanza rumore su LVDS da causare il livello sbagliato da ricevere dall'altra parte.
Alex I

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@AlexI Ho modificato la risposta per aggiungere un po 'di più sull'accoppiamento. Fai molta attenzione all'orologio e alle altre linee sensibili ai bordi. La buona notizia delle linee differenziali è che, se si abbinano correttamente le lunghezze, non si dovrebbero ottenere picchi di corrente nel guidare la coppia LVDS, perché la corrente netta dovrebbe essere coerente. Dovresti anche assolutamente usare 6 strati, perché vorrai dei grandi piani di terra per gestire eventuali picchi di corrente che il tuo IC ad alta velocità produce. La capacità inter-piano è l'unico modo per ripulire il rumore ad altissima velocità. Ma questo è un altro problema e ho già
vagato

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@Shamtam Ho progettato per molto, molto tempo, e non ho mai nuovo l'unità SI per secondi, e ho sempre chiamato l'inverso di Ohms Mhos!
pscheidler

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Se hai davvero bisogno di sapere, dovresti esaminare la simulazione.

È inoltre necessario modificare la domanda per includere la velocità di segnalazione o la velocità dei bordi dei segnali.

Ma penso che ci sia una buona possibilità che tu te ne vada. Le coppie diff si accoppiano principalmente al piano adiacente. Non si accoppiano molto tra loro. Quindi la deviazione nella spaziatura avrà un effetto minimo sull'impedenza differenziale. La cosa fondamentale per le coppie differenziali è quella di abbinare la lunghezza.

Alcune volte ho realizzato delle schede in cui ho violato le regole di spaziatura in uno o due punti per aiutare a fuggire da un BGA. Ciò non ha comportato un forte aumento dei costi per il consiglio di amministrazione. Questo era nella produzione ad alto volume.

Quindi puoi probabilmente instradare la maggior parte della tavola usando le regole 5/5 e usare la spaziatura di 3 mil solo nell'area in cui fuggi dal BGA. Questo potrebbe non essere un problema per il fornitore della scheda. Potresti investigarlo.


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Se quella regione di discontinuità è << lunghezza d'onda, allora sei OK.

Se i tuoi bordi sono 1nanosecondo Trise, Tfall e quella regione di Z_diff errata è 50 picosecondi (<5% del tempo del bordo), starai bene.

E anche il bordo si stravolge, DATA EYE è ciò che è importante. 100pS sconvolto in un occhio di dati di 5 secondi al secondo andrà bene; i riflessi saranno svaniti a lungo prima che l'orologio del ricevitore lampeggi il ricevitore FlipFlop per prendere una decisione.

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E se i riflessi dovessero verificarsi in modo tale da aumentare l'occhio dei dati, sarebbe ancora meglio.

Fai attenzione all'energia del segnale immagazzinata nelle strutture ESD e all'induttanza del leadframe del pacchetto. È ISI - inter Symbol Interference --- e può migliorare o degradare l'occhio dei dati.

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