In altre parole: se scambiamo A e B, Q si comporterà esattamente allo stesso modo nell'analisi DC e transitoria?
Risposte:
Ci sarà una differenza molto piccola in quel circuito a causa delle differenze di VGS nello stack N mentre il circuito sta affondando corrente durante la commutazione. M1 sarà leggermente più lento di M2 in alcune condizioni.
Vi sono tuttavia probabilmente altri fattori, ad esempio come è strutturato il circuito, che avranno un effetto altrettanto grande.
Definisci perfetto. Gran parte di ciò che facciamo in EE riguarda la modellazione. Il modello non è mai perfetto e al massimo livelli di astrazione il comportamento di questo circuito sarebbe considerato simmetrico. Se lasciamo che piccole differenze in un circuito che tipicamente includano decine di queste porte ci influenzino, non faremo mai nulla.
Dipende dall'ambiente.
Forse nel tuo circuito sopra e in un FPGA sono uguali ma in una libreria ASIC trovi differenze tra i vari ingressi.
Poiché i dispositivi M1 e M2 hanno una configurazione diversa, ci sarà una differenza tra gli ingressi A e B.
Tuttavia, potresti dover guardare molto attentamente e attentamente per vedere i tempi o gli effetti soglia di quella differenza.
Quando si progetta un gate logico in un sistema, si lavora sulle massime specifiche, ma ci si aspetta che si comporti più vicino al tipico. C'è spesso una variazione 2: 1 o anche 3: 1 tra le specifiche massime e quelle tipiche. È probabile che qualsiasi differenza nelle prestazioni tra gli ingressi A e B sarà molto più piccola della differenza tra i tempi massimo e tipico.
Se ti interessa l'elaborazione di impulsi di precisione, come nella costruzione dei FlipFlop di un PFD a basso jitter, rilevatore di frequenza di fase, dovresti capire tutti i vari modi in cui le cariche combatteranno all'interno del circuito e rimarranno alloggiate per sconvolgere l'impulso successivo, per causare variazioni inter-impulso-ritardo e quindi jitter deterministico.