Aspettativa di vita RAM del microcontrollore

Una variabile nella RAM del microcontrollore cambia 50 volte / secondo. Questo a lungo termine degrada la posizione di memoria dell'MCU? In tal caso, per quanto tempo dovrebbe rimanere attiva la posizione della memoria?

SRAM , DRAM ha una resistenza infinita.

FLASH , FRAM ed EEPROM hanno una resistenza limitata.

SRAM è realizzato con transistor o mosfet. È un componente attivo che perde il suo stato quando viene rimossa l'alimentazione.

DRAM utilizza minuscoli condensatori per archiviare temporaneamente i dati, che vengono continuamente aggiornati dal controller di memoria perché perdono questi condensatori. Sia DRAM che SRAM funzioneranno fino a quando la degradazione del materiale non renderà la parte inutilizzabile. (decenni)

FLASH ed EEPROM funzionano in modo simile, usando effetti capacitivi sui gate fetali e questi hanno una resistenza limitata. L '"usura del flash" è causata dalla cancellazione dovuta all'accumulo lento di carica attorno alle celle del flash durante la cancellazione. Quando il flash viene cancellato, viene cancellato in una logica 1 da una tensione "alta".

FRAM funziona magneticamente, ha anche una resistenza limitata. Ma i cicli di scrittura sono in migliaia di miliardi, quasi infiniti.

Non esiste un'aspettativa di vita nella RAM . Potresti avere questa impressione sbagliata perché c'è un numero limitato di cicli di cancellazione che puoi applicare alle celle EPROM ed EEPROM (flash).

Per le celle EPROM / EEPROM il motivo per cui non è possibile cancellarle senza limiti è che aumentano le perdite ad ogni ciclo di cancellazione. È come un secchio che maneggi non troppo attentamente. Ma è fondamentale per la funzione che le perdite non siano troppo grandi, quindi le informazioni vengono conservate nello stato non alimentato.

Per la RAM, questo problema non si applica:

• La progettazione DRAM è così permeabile che perde le informazioni in pochi ms, quindi il controller RAM deve leggerle e riempirle se necessario. Naturalmente, questo funziona solo quando la RAM è alimentata.

• Anche SRAM perde, ma invece di un controller RAM, ogni singola cella ha un circuito di feedback positivo che mantiene riempito uno dei due secchi e l'altro svuotato. Naturalmente, questo funziona solo quando la RAM è alimentata.

Ho trovato un documento sui tassi di errore soft, che menziona anche un tasso di errori hard per SRAM. SRAM è in genere utilizzato nei microcontrollori, quindi dovrebbe essere applicabile.

Il paragrafo recita:

A parte gli errori lievi, le particelle con elevate energie possono causare danni permanenti alle celle di memoria. Questi errori "duri" mostrano tassi di errore fortemente correlati ai tassi di errore software [29], stimati in modo diverso al 2% degli errori totali [26] o "uno o due ordini di grandezza in meno rispetto ai tassi di errore software - spesso nell'intervallo di Da 5 a 20 FIT [7] ". Un errore hard a un bit è correggibile con ECC *, proprio come se si trattasse di un errore soft; tuttavia, l'errore si ripresenterà ogni volta che viene utilizzata la cella danneggiata. Quando si accumulano errori gravi, alla fine rendono inutilizzabile il dispositivo di memoria. Di recente, pochissimi dispositivi di memoria all'avanguardia hanno incorporato nuove tecnologie di autoguarigione per riparare errori gravi; queste tecnologie non rientrano nell'ambito di questo documento.

Quindi da 5 a 20 FIT. Se FIT non significa nulla per te: il tasso di guasti nel tempo (FIT) di un dispositivo è il numero di guasti prevedibili in un miliardo (10 ^ 9) ore di funzionamento del dispositivo.

Quindi il tempo medio tra guasti (MTBF) sarebbe di 10 ^ 9 ore diviso per 20, ovvero circa 5700 anni.

E in genere questi numeri FIT sono piuttosto pessimisti.

Probabilmente non vedrai un errore SRAM che non vede uno stress anormale. È possibile notare che nel modello di errore descritto non esiste alcuna relazione con l'uso della cella. Come hanno detto gli altri, una SRAM progettata correttamente non si degraderà durante l'utilizzo.