Da dove viene il limite di ingresso VDD + 0,3 V sui chip IC?

Esistono numerosi circuiti integrati che specificano che la loro tensione di ingresso può estendersi a un intervallo abbastanza ampio (massimo assoluto), ad esempio da -0,3 V a 6,0 V ( rif , pdf pagina 4), e quindi avere una "Tensione di ingresso su qualsiasi pin" vincolo che dipende dalla tensione di ingresso, ad es. da -0,3 V a VDD + 0,3 V.

Ciò, in effetti, rende il chip non tollerante I / O alle tensioni che superano la tensione di ingresso di oltre 0,3 V ma rientrano nelle specifiche massime assolute di ciò che la tensione di ingresso consente e mi costringe ad applicare un qualche tipo di livello esterno spostamento del circuito verso quegli ingressi.

Quindi qual è la ragione pratica di questo tipo di limitazione nelle specifiche dei pin I / O del circuito integrato?

Molto probabilmente c'è un diodo di protezione ESD collegato tra il pin di ingresso e la rete VDD sul chip, in modo tale che sia normalmente polarizzato al contrario (uno schema che mostra la configurazione è dato nella risposta di Peter Smith). L'idea è che quando c'è un evento ESD positivo, la corrente fluirà nella rete VDD a bassa impedenza dove farà meno danni che se tutto fosse scaricato sull'unica porta CMOS scadente che è collegata al pin di ingresso.

Poiché il limite è VDD + 0,3 V è probabile che nel tuo dispositivo il diodo sia di tipo Schottky invece di una giunzione PN. Con una giunzione PN, di solito vedrai un limite di VDD + 0,6 V circa.

Se dovessi applicare una tensione di ingresso superiore a VDD (di oltre 0,3 o 0,4 V) a questo dispositivo, inoltreresti questo diodo e assorbiresti una corrente elevata dalla tua sorgente. Ciò potrebbe danneggiare la fonte o, se la fonte può fornire abbastanza corrente, riscaldare il chip fino al punto di danneggiamento.

Se si utilizza un resistore per limitare la corrente nel pin di ingresso in queste condizioni, è possibile che il circuito funzioni correttamente. Oppure, in particolare se il chip ha una potenza molto bassa, potresti scoprire che l'intero chip (e forse altre cose connesse allo stesso VDD) sono alimentate attraverso il pin di input, il che spesso porta a comportamenti involontari.

Ciò è dovuto ai diodi di protezione dell'ingresso.

Un input tipico è simile al seguente (mostrato nell'inverter CMOS):

^{simula questo circuito - Schema creato usando CircuitLab}

I diodi nelle parti più recenti sono dispositivi schottky. Questi diodi sono per eventi transitori brevi, a bassa energia e non sono in grado di gestire molta corrente (in genere pochi mA).

La caduta di 0,3 V proviene dai diodi di serraggio Schottky utilizzati per proteggere i pin del chip. Questi diodi si collegano in genere tra ciascun pin e le due guide di alimentazione. Se sono polarizzati in avanti di oltre 0,3 V, possono fluire correnti arbitrariamente grandi.

I diodi sono progettati per assorbire le correnti transitorie prodotte dall'ESD, che rappresentano quantità limitate di energia che sono in grado di gestire, proteggendo i sensibili gate MOSFET dalle sovratensioni. Ma se li guidate con una sorgente a bassa impedenza, vi scaricheranno rapidamente più energia di quanta ne possano gestire.

In realtà, i diodi di serraggio Schottky e il VDD + 0,3 V sono entrambi presenti per la stessa causa principale, ovvero SCR Latch-up . Il design di tutti i circuiti integrati CMOS crea effettivamente una coppia di transistor BJT intrinsecamente. Risulta semplicemente da fuori che sono disposti i substrati di silicio di tipo p e n. Questa immagine dall'universo VLSI lo mostra bene:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

Ottieni due transistor BJT intrinseci, Q2 e NPN e Q1, un PNP. Si noti che condividono un pozzo N e un pozzo P, ma questa particolare disposizione forma qualcosa chiamato raddrizzatore controllato al silicio ( SCR ). Questo non è desiderato in ogni caso, ma uno sfortunato effetto collaterale di questo accordo. Non è un problema se si seguono determinate regole.

Un tipico SCR ha tre terminali, Anodo, Catodo e Cancello. In generale, è distorto in avanti per alcuni dispositivi che devono essere controllati con una tensione positiva sull'anodo rispetto al catodo, tuttavia, l'SCR bloccherà qualsiasi corrente a meno che non sia attivato il gate. Per attivare il Gate, deve superare una soglia che, in questo progetto, sarà la tensione Anodo. Una volta attivato il fermo, rimarrà attivo anche se il Gate scende. Rimarrà acceso fino a quando la tensione anodica non scende quasi a zero. Per il CMOS IC, il catodo è simile ai chip GND, l'Anodo è la guida VDD e le porte sono i pin I / O. Questo è il punto cruciale, se qualsiasi pin I / O sale molto al di sopra di VDD, abiliterà il latch e creerà un corto tra VDD e GND causando una quantità molto grande di corrente e tale corrente manterrà il latch acceso bruciando l'IC.

Per proteggersi da questo per piccoli picchi transitori, i diodi Shottky vengono aggiunti alle linee I / O per bloccare l'ingresso a GND - 0,3 V e VDD + 0,3 V all'interno della zona sicura. Questi diodi possono richiedere solo una piccola quantità di corrente e può essere necessario un serraggio esterno per progettazioni più robuste.

Per maggiori informazioni, EEVblog ha fatto un bel tutorial su questo: EEVblog # 16 - Tutorial Latchup SCR CMOS