SR Latch (Flip Flop) input iniziali?

Ok, questa è probabilmente una domanda di base, ma capisco come funzionano i chiavistelli SR tranne una cosa.

Nell'ingresso R e nell'ingresso S puoi renderli 0 o 1 ..... ma per quanto riguarda le linee di ingresso accanto a loro (che si basano sull'uscita di R o gate o S o gate) ...... cosa fanno quei "Start" come.

Presumo che sia Zero ..... ma con il primo segnale di clock (verso R o S) .... non ha ancora ottenuto la linea di uscita dall'altro gate OR ... quindi come può ottenere un primo produzione.

Come facciamo finta che il primo segnale di clock sia R = 1 e S = 0 .... che dire della linea di ingresso R o gate accanto ad essa (che si basa sull'uscita di porte S OR) ..... come può ottenere questo sul primo segnale "input". Mi confonde?

Supponiamo che sia zero o cosa?

modifica: Poiché la domanda è confusa, la riga di input DESTRA sotto la R (Entrano entrambe nella porta OR superiore, sto parlando di quella proprio sotto di essa). Dal momento che dipende dall'uscita S .... se è il primo segnale "Clock" ... su cosa sarebbe impostato? Zero? Dal momento che ovviamente deve attendere l'output di S prima che possa effettivamente essere impostato su qualsiasi cosa ... ma inizialmente cosa viene considerato.

inserisci qui la descrizione dell'immagine

digital-logic flipflop latch

Risposte:

Iniziano indefiniti, cioè potrebbero essere impostati su entrambi.

Quando si accende l'alimentazione, presupponendo un vero latch senza segnali di ingresso, entrambe le porte vorranno emettere alte. Tuttavia, poiché non esistono due porte esattamente uguali (e altri effetti del mondo reale), si "vincerà" la gara per portare prima la sua uscita in alto, e impostare la bassa uscita degli altri. Lo stesso cancello potrebbe non vincere ogni volta, quindi non è possibile prevedere lo stato all'accensione.

Questo diagramma (dal secondo link in basso) aiuta a visulalizzare le cose:

Condizioni metastabili

Per ulteriori informazioni su questo e metastabilità, vedere questi collegamenti:

Wikibooks Latch SR
Chiusure e FF
Wiki
Documento sulla metastabilità

— Oli Glaser
fonte

Penso che la mia domanda potrebbe essere stata fraintesa. Non sto parlando di R o S, sto parlando della linea di input accanto ad essa. Come la porta OR R è collegata, la linea proprio sotto di essa ... l'ingresso dipende anche dall'uscita della porta OR S è collegata ... se è il primo segnale qual è la seconda linea (sotto la R) considerata? o forse sono confuso alla tua risposta: P

Sì, ho capito: mi riferisco anche alle uscite / secondo ingresso di ciascun gate. Se immagini che non fossero collegati, all'accensione entrambe le porte avrebbero un'uscita alta (supponendo che R e S siano bassi). Tuttavia, se sono collegati, entrambe le uscite essendo alte contemporaneamente non sono possibili. Quindi uno deve "arrivarci prima", ma non sappiamo quale sarà, quindi consideriamo lo stato del latch (cioè uno di questi altri ingressi) come non definito all'accensione.

— Oli Glaser,

@Sauron - Ho aggiunto alcuni link che potrebbero valere la pena di essere letti.

— Oli Glaser,

Le linee accanto agli ingressi sono le uscite tramite un percorso di feedback. Se non è possibile garantire lo stato di output, non è nemmeno possibile garantire questi.

— Scott Seidman,

Ok Domanda veloce quindi ..... È ancora possibile che un segnale passi attraverso un gate OR senza che l'altro sia collegato. (Come potrebbe la tensione passare ancora attraverso la linea R se quella sotto R non fosse stata ancora raggiunta?) E hai detto che sarebbero automaticamente usciti su High supponendo che S e R siano bassi) Perché?

Questo è il problema con i dispositivi di memoria come le infradito: è necessario inizializzarli. Non puoi assumere nulla sullo stato di avvio. Se è importante per la funzionalità del tuo circuito, la tua routine di accensione deve far valere uno degli ingressi per garantire uno stato noto.

— Scott Seidman
fonte