Calcolo della resistenza di pulldown per un determinato gate MOSFET

Ho cercato e letto molte domande simili, ma non ho trovato una risposta specifica su come calcolare il valore corretto per un resistore di pulldown per un gate flottante del MOSFET. Sembra che tutti schivino la domanda con un "dovrebbe funzionare" da 1K, 10K o 100K.

Se avessi un IRF510 N-Channel e avessi eseguito il gate da 9 V per commutare un di 24 V a 500 mA, quale valore dovrei usare per la resistenza di pulldown del gate e come hai calcolato quel valore?$V_{DS}$

Ecco un modo quantitativo per determinare i limiti della resistenza di terminazione del gate accettabile $R_g$ per MOSFET di potenza.

Questo sarà un approccio pigro pigro pigro ( $L^3$ ). Così:

• Modello FET molto semplice, incluso solo , C gs e R g . $C_{\text{gd}}$$C_{\text{gs}}$$R_g$
• Condensatori FET considerati solo lineari.
• Il gate FET è stato abbattuto alla sorgente attraverso .$R_g$
• saranno utilizzati costringendo tensione più complicato che una rampa lineare. $V_{\text{ds}}$

L'intento di un approccio ( ) è ottenere la massima comprensione / utilità con il minimo sforzo, utilizzando un modello il più semplice possibile ma comunque significativo. $L^3$

Il modello è un semplice divisore capacitivo con pull down resistivo. stato risolto nel dominio della frequenza, e quindi ha trasformato Laplace inverso nel dominio del tempo. $V_{\text{gs}}$

Tre condizioni operative vengono analizzate utilizzando questo modello:

1. Una tensione appare sullo scarico alla sorgente mentre = ∞ . Questa è una condizione che non dovrebbe mai verificarsi in un circuito reale, ma è istruttiva a cui pensare. $R_g$$\infty$
2. Il gate viene terminato alla sorgente tramite con un valore finito, mentre qualsiasi modifica a V ds è lenta e rara. Ogni FET in uso trascorre del tempo in questa condizione. Ad esempio, durante l'avvio tutti i FET attraversano un periodo in cui dovrebbero essere spenti e qualsiasi cambiamento di V ds avviene per milli-secondi. Durante questo tipo di operazione, la FET è essenzialmente un dispositivo passivo. $R_g$$V_{\text{ds}}$$V_{\text{ds}}$
3. Commutazione frequente dei tempi di salita e discesa con avente un valore finito. La maggior parte delle FET finisce per passare un tempo prolungato in questa condizione. $R_g$

1. La porta non terminata: = $R_g$$\infty$

Dopo aver impostato = ∞ : $R_g$$\infty$

= C gd V $V_{\text{gs}}$$\frac{C_{\text{gd}} V_{\text{ds}}}{C_{\text{gd}}+C_{\text{gs}}}$

Quindi, in questo caso, è solo una versione in scala di V ds e il fattore di scala è il divisore capacitivo di C gd e C gs . Per l'IRF510: $V_{\text{gs}}$$V_{\text{ds}}$$C_{\text{gd}}$$C_{\text{gs}}$

= 100 V C gd = C rss = 20pF C gs = C ciss - C gd = 135pF - 20pF = 115pF V gth-min = 2V $V_{\text{ds-max}}$
$C_{\text{gd}}$$C_{\text{rss}}$
$C_{\text{gs}}$$C_{\text{ciss}}$$C_{\text{gd}}$
$V_{\text{gth-min}}$

Per una tensione da drain a source superiore a 14 , V gs sarà maggiore della soglia di 2 V e la parte inizierà a condurre. Non importa come appare la tensione sullo scarico, solo che è lì. Abbastanza ovvio perché nessuno lasci mai un cancello FET senza termine. $V_{\text{gs}}$

2. FET off all'avvio del sistema: = Some Valore finito$R_g$

Consentire a di essere un valore finito variabile: $R_g$

= C gd V dsSlp R g ( 1 - e - $V_{\text{gs}}$$C_{\text{gd}} V_{\text{dsSlp}} R_g \left(1-e^{-\frac{t}{R_g \left(C_{\text{gd}}+C_{\text{gs}}\right)}}\right)$

è la pendenza o la tensione di forzatura della rampa lineare (in volt / secondo) attraverso il drain alla sorgente. Se V ds sale da 0 a 25 V in 2 milli-secondi, R g dovrà essere inferiore a 11 MOhm affinché V gs rimanga al di sotto della soglia di 2 V e rimanga spento. $V_{\text{dsSlp}}$$V_{\text{ds}}$$R_g$$V_{\text{gs}}$

Tassi di cambiamento così lenti (nell'intervallo da 1 a 10 milli-secondo) per sono il motivo per cui Olin Lathrop può dire correttamente che dovrebbero funzionare i valori R g di 1kOhm, 10kOhm o 100kOhm. Quindi, sì, per un pull down passivo per mantenere spento un FET durante l'avvio del sistema o altre applicazioni dV / dt a bassa commutazione, quasi tutti i resistori da chilo-Ohm lo faranno.$V_{\text{ds}}$$R_g$

Perché perdere tempo a guardare questo? Se è tutto ciò che possiamo, possiamo semplicemente rotolare, tornare a dormire ed essere felici. Ma c'è molto di più, quindi vediamo un po 'di quello successivo.

3. Requisiti con alto dV / dt in Drain to Source - Il problema dV / dt$R_g$

Quasi tutti i FET finiscono per essere frequentemente commutati, tra 10 KHz e 500 KHz, con transizioni con tempi di salita e discesa brevi . La maggior parte dei FET verrà disattivata tra 20 e 100 nano-secondi, ed è qui che la terminazione del gate diventa importante. Diamo un'occhiata all'IRF510 con V ds che sale linearmente da 0 a 25 V in 50 nano-secondi. Usando l'equazione in conditon 2 sopra: $V_{\text{ds}}$$V_{\text{ds}}$

= (20pF)  (25V / 50nsec)  Rg ( 1 - e - $V_{\text{gs}}$$\text{(20pF) }\text{(25V/50nsec) }\text{Rg} \left(1-e^{-\frac{\text{50 nsec}}{\text{(20pF + 115pF)} \text{ Rg}}}\right)$

Quindi, inserendo un valore di 270 Ohm per ottiene V gs ~ 2V. Sarebbe il valore più alto di R g che potrebbe essere utilizzato senza che il FET si riaccenda. $R_g$$V_{\text{gs}}$$R_g$

maggiore di questo valore massimo consente di attivare il FET un po 'o molto, a seconda della forza energetica V ds . FET potrebbe accendersi quanto basta per perdere corrente e dissipare potenza, ma non mostra alcun effetto reale su V ds , oppure potrebbe accendersi abbastanza da causare lacaduta di V ds , che nelle giuste condizioni può causare oscillazioni. $R_g$$V_{\text{ds}}$$V_{\text{ds}}$$V_{\text{ds}}$

Chiaramente, maggiore è il valore di picco o la velocità di transizione di più bassa deve essere la resistenza del circuito di gate. $V_{\text{ds}}$

Trovare il valore minimo per $R_g$

Perché non rendere zero o il più piccolo possibile? $R_g$

Finora in questa analisi, il circuito di gate è dominato dalla resistenza, ma c'è anche induttanza nel circuito di gate. Se la resistenza del gate viene ridotta al minimo, l'induttanza del gate diventa dominante nella dinamica del circuito e con forma un circuito risonante LC. I circuiti LCR con Q> 1 diventano sempre più nervosi, il che è un problema per il controllo del gate FET se la carica viene iniettata attraverso C gd da V ds o anche dalla commutazione della forma d'onda dall'azionamento del gate. Ad esempio, un circuito LCR con una Q di 2 squillerà a circa 1,5 volte la sua tensione di pilotaggio. Per un gate drive con una sorgente da 14 V, una Q di 2 sarebbe sufficiente per danneggiare il gate della maggior parte dei FET.$C_{\text{gs}}$$C_{\text{gd}}$$V_{\text{ds}}$

Per un circuito risonante serie LC:

Q = $\frac {Z_o} {R}$$Z_o$$\sqrt {\frac {L} {C}}$

$C_{\text{gs}}$$Z_o$$R_g$$Z_o$$R_g$$Z_o$

Alcune cose da tenere a mente

• $R_g$
• $R_g$$R_g$$R_{g-\max }$$R_g$$R_{g-\min }$
• Tutti i FET mostrano effetti dV / dt, in particolare parti di tecnologia più vecchie.

Considera questa come la minima conoscenza necessaria sulla resistenza del circuito di gate nei MOSFET.

1 kΩ, 10 kΩ o 100 kΩ dovrebbe funzionare.

Pensa a quale sia lo scopo di un pulldown e quando è importante. Durante il normale funzionamento il cancello viene generalmente azionato attivamente in entrambi i modi. Un resistore di pulldown non fa nulla di utile allora, e un migliore non si frappone.

Di solito lo scopo di un pulldown è mantenere spento il FET durante l'avvio mentre il circuito di azionamento del gate attivo è ad alta impedenza. Ciò potrebbe accadere, ad esempio, se il gate viene guidato direttamente da un pin del microcontrollore. Potrebbero essere necessari 10 secondi prima che l'orologio del micro inizi a funzionare e riesca a eseguire le istruzioni che mettono il pin in uno stato di uscita noto. Ciò potrebbe essere negativo se il FET dovesse rimanere attivo solo per pochi µs alla volta per evitare che alcuni induttori si saturino, per esempio. In casi del genere, non solo il FET che si svegliava potrebbe causare una corrente eccessiva, ma tale corrente eccessiva potrebbe effettivamente impedire all'erogazione di arrivare fino in fondo, essenzialmente bloccando il circuito in modalità crowbar indefinitamente.

Quindi quali sono i criteri per decidere il valore del pulldown? Da un lato, la resistenza deve essere sufficientemente bassa da consentire lo scaricamento nel tempo del gate e può essere mantenuto in uno stato basso nonostante l'accoppiamento capcitivo dai transitori di avvio. Il gate di un FET ha una resistenza molto elevata e sembra per lo più capacitivo. Anche un grande resistore può eventualmente scaricare la capacità del gate. Il fattore limitante è la velocità con cui il dispositivo può essere spento e riacceso. Di solito questo non è il problema però. Mantenere basso il gate nonostante i transitori di avvio è molto più difficile da giudicare poiché è quasi impossibile sapere da dove provengano questi transitori e con quale forza si accoppieranno al nodo del gate. Questo è il motivo per cui vedi una tale gamma. Nessuno sa davvero cosa è necessario, quindi sperimentano e declassano, o più probabilmente, scegli un bel numero. L'idea del bello di persone diverse varia.

Dall'altro lato, non si desidera che il pulldown attiri una corrente significativa che altrimenti andrebbe a guidare il cancello in alto rapidamente o per niente. Se si utilizza un driver FET che può generare 1 A durante la commutazione, i 10 mA in più da 1 kΩ di pulldown sono praticamente irrilevanti. D'altra parte, se il gate viene pilotato direttamente da un micro pin, i 5 mA in più di un pulldown da 1 kΩ potrebbero essere un inconveniente significativo. In tal caso, 10 kΩ sarebbe meglio. Raramente è necessario andare più in alto di così, ma in alcuni circuiti a bassa potenza in cui il FET è acceso per lunghi periodi di tempo potresti volere 100 kΩ.

Quindi, come ho detto, dovrebbe funzionare 1 kΩ, 10 kΩ o 100 kΩ.