Perché le infradito di solito vengono attivate sul fronte di salita dell'orologio?

Di solito nella progettazione digitale, ci occupiamo di infradito che vengono attivati ​​su una transizione del segnale di clock da 0 a 1 (innesco del fronte positivo) anziché su una transizione da 1 a 0 (innesco del fronte negativo). Conosco questa convenzione dai miei primi studi sui circuiti sequenziali, ma finora non l'ho messa in discussione.

La scelta tra innesco del fronte positivo e innesco del bordo negativo è arbitraria? O c'è una ragione pratica per cui le infradito innescate dal lato positivo sono diventate dominanti?

Migliore ipotesi: la tendenza positiva è un sottoprodotto di progetti che cercano di utilizzare una piccola area / parti possibile prima degli anni '70 . Una misura di riduzione dei costi per la produzione aumentando il numero di chip per wafer. I moderni DFF pos / neg-edge hanno spesso una superficie totale uguale, quindi la tendenza del edge positivo è ormai una pratica legacy.

Il salvataggio dell'area è venuto dai disegni "classici" D-infradito. I moderni componenti master / slave di un D-flip-flop possono utilizzare due dispositivi di chiusura a 5 transistor; Brevetti WO1984003806 A1 e US4484087 A entrambi depositati il ​​23 marzo 1984. Un brevetto D a 8 transitori era brevetto è stato depositato il 6 febbraio 1970; US3641511 A . Per motivi di semplicità, i progetti basati su chiavistelli SR / SnRn saranno definiti "Classici" e "Moderni" per i progetti che utilizzano i brevetti D-latch / S-cell citati.

In un progetto IC, un gate NAND utilizza meno area del gate NOR a causa delle proprietà caratteristiche di un NMOS e PMOS. Da lì, l'area salva la tendenza delle dimensioni in cascata. I fermi a D dei fermi SnRn sono più piccoli dei fermi SR. I design classici D-flip-flop si basano su queste porte logiche. Dopo aver cercato diversi disegni, i disegni con bordi positivi classici sono sempre più piccoli dei disegni con bordi negativi classici. La migrazione verso il moderno è avvenuta quando il costo delle chips è diventato favorevole: risparmi per area contro canoni reali.

Scavare un po 'più a fondo per dimostrare le differenze di area:

D-flip-flop classico con fronte positivo : basato su schematico Descrizione e diagramma D-Flip-flop classico con bordo positivo di Wikipedia basato su cinque NAND2 e una NAND3. Questo utilizza un totale di tredici NMOS e tredici PMOS.

^{simula questo circuito - Schema creato usando CircuitLab}

Il miglior D-flip-flop classico con fronte negativo che ho trovato è di usare due D-Latch e due inverter. Modulo di riferimento schematico http://students.cs.byu.edu/~cs124ta/labs/L02-FSM/HowToUseMasterSlave.html . Questo utilizza un totale di diciotto NMOS e diciotto PMOS. Posizionare un inverter sul posedge classico sopra ridurrà il conteggio dei transistor di questo design. In entrambi i casi, il classico fronte negativo è più grande del disegno positivo.

^{simula questo circuito}

Un moderno design D-flip-flop può apparire come segue in base ai brevetti WO1984003806 A1 e US4484087 Una descrizione con D-latch a cinque transistor. Questo utilizza un totale di cinque NMOS e PMOS fice; grande risparmio di area rispetto alla classica. L'inversione dell'ordine master / slave creerebbe un flip-flop con bordo negativo di uguale dimensione.

^{simula questo circuito}

Sto solo dimostrando i disegni più piccoli possibili. I progetti possono basarsi su requisiti di progettazione, librerie di celle standard consentite, funzioni di ripristino / preimpostazione o altri motivi.

Ci sono alcune ipotesi di base qui che sono state trattate in un altro post (che non riesco a trovare ora).

Se si contano il numero totale di elementi logici posizionati e la logica con clock (numero totale di FF spediti) probabilmente saranno in processori e microprocessori, Intel, DEC ecc. La manifestazione di ciò è che si finisce con un piccolo gruppo di persone / team che sono responsabili di progetti che coprono molti decenni, senza molti dettagli sul funzionamento interno.

Al contrario, ci sono molti team diversi che lavorano sui flussi ASIC, con molti più progetti ma corrispondenti a un volume inferiore.

La maggior parte dei progetti di processori in realtà non ha un clock positivo o negativo ma sono progettati utilizzando uno schema di clock gratuito a doppio latch, NOC (Non Overlapped Clock).

Quindi si finisce con un input -> (cloud logico) -> latch dall'orologio -> cloud logico -> latch dallo schema! Clock. Qual è la forma canonica di un master slave FF con logica all'interno.

Questo tipo di metodologia di progettazione presenta numerosi vantaggi ma presenta anche un'ulteriore complessità.

Un'altra cosa spiacevole è che questa metodologia di progettazione non viene insegnata nella maggior parte delle università. Tutti i design Intel x86 sono di questo tipo (non si deve confondere il funzionamento esterno delle interfacce con il funzionamento interno) con i notevoli core SOC sintetizzabili che hanno progettato per telefoni portatili.

Un eccellente discorso su questo può essere trovato in "Dally, William J. e John W. Poulton". Ingegneria dei sistemi digitali. Cambridge University Press, 1998. la sezione 9.5 discute il "timing sincrono ad anello aperto" <-chapter title. Ma per citare "Il timing innescato dai bordi, tuttavia, viene raramente utilizzato nei progetti di microprocessori e sistemi di fascia alta in gran parte perché si traduce in un tempo di ciclo minimo dipendente dall'inclinazione dell'orologio".

Sì, una risposta totalmente pedante. ma un'importante metodologia che è poco conosciuta, considerando quanti transistor totali ci sono in questi progetti (lotti e lotti).

Le attuali prestazioni della tecnologia CMOS (in termini di potenza / area / velocità / costo) sembrano essere insensibili allo schema di innesco utilizzato.

Non posso dimostrare rigorosamente la suddetta affermazione perché richiede molte conoscenze preliminari e ricerche, e anche il riassunto della prova sarà probabilmente troppo lungo per una risposta. Per quanto ne so, non ci sono differenze, quindi suppongo solo che sia così.

O non so se la tua affermazione sul fatto che le infradito di solito sono attivate sul bordo positivo dell'orologio sia corretta (credo che lo sia). Suppongo che ciò sia corretto anche ai fini della seguente discussione.

Sotto tutti i presupposti di cui sopra vedo solo due possibilità:

• L'innesco del fronte positivo è diventato uno standard perché in passato aveva alcuni chiari vantaggi. Dopo che la tecnologia che ha sfruttato questo vantaggio è diventata obsoleta, l'attivazione del fronte positivo è rimasta lo standard di fatto.
• L'attivazione del fronte positivo è diventata uno standard senza alcuna legittimità ingegneristica, ovvero non ha fornito alcun vantaggio in nessuna famiglia logica e nessun nodo tecnologico in passato.

Per vedere quando il trigger edge positivo è diventato uno standard, ho deciso di seguire l'evoluzione degli schemi di clock delle CPU Intel :

1. $\phi _2$
2. 8086 : Latching of Data Out è stato eseguito sul bordo negativo di CLK.
3. 80386 : bordo positivo utilizzato di CLK2.
4. 80486 : bordo positivo usato di CLK.
5. Pentium : bordo positivo usato di CLK ...

Sembra che Intel abbia iniziato con il trigger del fronte negativo (se questo termine può essere applicato a tutti i primi CPU), ma è passato al trigger del fronte positivo a partire da 386.

8086 utilizzava la tecnologia HMOS (una sorta di logica NMOS a carico di esaurimento ) mentre 80386 era CHMOS (è una specie di CMOS). Sembra che l'adozione del trigger edge positivo sia avvenuta parallelamente all'adozione della tecnologia CMOS. Abbiamo ipotizzato che CMOS non offra alcun vantaggio all'innesco del fronte positivo, pertanto sembra che questa convenzione sia arbitraria.

Tuttavia, dobbiamo tenere a mente tre punti:

• Abbiamo ipotizzato che le attuali tecnologie CMOS non offrano alcun vantaggio.
• L'assunto di cui sopra non è stato provato o discusso in alcuna forma.
• Dai fogli di dati è chiaro su quale limite viene bloccato il Data Out, tuttavia ciò potrebbe non rappresentare l'implementazione interna.

Chiaramente, c'è spazio per ulteriori ricerche. Continua...