VHDL: OR-ing bit di un vettore insieme

Voglio OR i bit di un vettore insieme. Quindi dire che ho un vettore chiamato example(23 downto 0)e voglio OR tutti i bit in un altro vettore, c'è un modo per farlo che non comporta andare example(0) or example(1) or ...example(23)?

or_reduceè quello che vuoi ed è disponibile in std_logic_misc. Supportato da A e X per FPGA.

Verilog ha un comodo "operatore di riduzione" che fa esattamente quello che stai chiedendo: |example[23:0]dà il risultato di OR tutti i bit del examplevettore.

Sfortunatamente VHDL non ha questo operatore. Tuttavia , secondo le FAQ di comp.lang.vhdl

Non esiste un operatore VHDL predefinito per eseguire un'operazione di riduzione su tutti i bit di vettore (ad esempio, su "o" tutti i bit di un vettore). Tuttavia, gli operatori di riduzione possono essere facilmente implementati:

[saltare un esempio che non gestisce i valori 'X' e 'Z']

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );