Cosa tiene la cache L4 su alcune CPU?

Tutte le moderne CPU multi-core hanno almeno una cache a tre livelli (fare riferimento a Perché abbiamo bisogno di più livelli di memoria cache? ).

L1 è il più veloce e il più piccolo, L2 ha un po 'più di latenza ma è più grande e L3 contiene dati condivisi tra tutti i core del processore (ed è ancora più grande e anche più lento). Va tutto bene.

Googling la frase "L4 Cache" tuttavia non producono risultati vuoti. Ci sono apparentemente alcune CPU che includono una cache L4 (apparentemente l'Intel Broadwell i7-5775C ha 128 MB eDRAM implementato come cache L4).

Qualcuno sa a cosa serve la cache L4? Non riesco a trovare alcuna documentazione per quanto riguarda il suo scopo e la sua funzione.

La cache di livello 4 (cache L4) è un modo per collegare la cache di Livello 3 a cui è possibile accedere dalla CPU e dalla cache L4, che può essere accessibile sia dalla CPU che dalla GPU.

La cache del pacchetto 4 di livello è stata introdotta da Intel a partire dalla sua   Microarchitettura Haswell. La cache di livello 4 utilizza la DRAM incorporata   (eDRAM), sullo stesso pacchetto, della GPU integrata Intel. Questo   la cache consente la condivisione dinamica della memoria tra l'on-die   GPU e CPU, e serve come cache delle vittime nella cache L3 della CPU.

Fonte: Wikipedia: cache della CPU

Questa è l'attuale rappresentazione di eDRAM per Haswell e Broadwell   processori. Qui vediamo che l'eDRAM è accessibile da un negozio di L4   tag contenuti all'interno della LLC di ogni core, e come risultato agisce di più   come cache vittima della L3 piuttosto che come accesso casuale dinamico   implementazione della memoria. Qualsiasi istruzione o hardware che richiede dati   dall'eDRAM deve passare attraverso la LLC e fare la conversione del tag L4,   limitando il suo potenziale (sebbene acceleri determinate specifiche   carichi di lavoro grazie all'interfaccia bidirezionale per-link da 50 GB / s.

Questa cache L4 è rimasta nella microarchitettura Intel per tutta la durata della vita di Haswell e Broadwell.

In Skylake, la disposizione di eDRAM cambia:

Piuttosto che agire come una cache pseudo-L4, l'eDRAM diventa una DRAM   buffer e automaticamente trasparente a qualsiasi software (CPU o IGP)   richiede l'accesso DRAM. Di conseguenza, altro hardware che comunica   tramite l'agente di sistema (come dispositivi PCIe o dati dal   chipset) e richiede informazioni in DRAM non ha bisogno di navigare   attraverso la cache L3 sul processore.

L'articolo aggiuntivo continua per indicare che:

Mentre lo scopo di eDRAM è quello di essere il più semplice possibile, Intel   sta permettendo un certo livello di controllo a livello di driver permettendo   trame più grandi di L3 per risiedere solo in eDRAM al fine di   evitare di sovrascrivere i dati contenuti nella L3 e dover ricollocare   per altri carichi di lavoro.

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