Come può un processore eseguire più IPS della sua frequenza? [duplicare]

Questo è stato qualcosa che non riesco a avvolgere la testa. Quasi ogni moderno processore è in grado di eseguire più istruzioni al secondo della sua frequenza.

Posso capire perché i processori di classe inferiore possono eseguire meno IPS della sua frequenza. Ad esempio, l' ATmega328 esegue circa 16 MIPS a 16 MHZ (o almeno è quello che mi è stato detto) e lo Z80 esegue 0,5 MIPS a 4 MHz. Ma poi il Pentium 4 Extreme può eseguire più di 9 GIPS a soli 3,2 GHz. Sono circa tre istruzioni per ciclo di clock!

Come viene fatto e perché non viene implementato in processori più piccoli, come i microcontrollori AVR ?

Ho trovato tutte le mie informazioni, tranne l'ATmega328, da qui .

Ciò è dovuto a una combinazione di funzionalità dei processori moderni.

La prima cosa che contribuisce a un elevato IPS è il fatto che i processori moderni hanno più unità di esecuzione che possono operare in modo indipendente. Nell'immagine seguente (presa in prestito da Wikipedia: Intel Core Microarchitecture ) puoi vedere in fondo che ci sono otto unità di esecuzione (mostrate in giallo) che possono eseguire tutte le istruzioni contemporaneamente. Non tutte queste unità sono in grado di garantire gli stessi tipi di istruzione, ma almeno 5 di esse possono eseguire un'operazione ALU e sono disponibili tre unità SSE.

Che si combinano con una lunga pipeline che possono efficacemente istruzioni di stack pronto per quelle unità per eseguire le istruzioni ( in ordine , se necessario) significa che un processore moderno può avere un gran numero di istruzioni al volo in un dato momento.

Per eseguire ciascuna istruzione potrebbero essere necessari alcuni cicli di clock, ma se si può parallelizzare in modo efficace la loro esecuzione, è possibile dare un notevole impulso all'IPS a costo della complessità del processore e della produzione termica.

Mantenere queste pipeline di grandi dimensioni piene di istruzioni richiede anche una cache di grandi dimensioni che può essere precompilata con istruzioni e dati. Ciò contribuisce alla dimensione della matrice e alla quantità di calore prodotta dal processore.

La ragione per cui ciò non viene fatto su processori più piccoli è perché aumenta sostanzialmente la quantità di logica di controllo richiesta attorno ai core di elaborazione, nonché la quantità di spazio richiesto e anche il calore generato. Se si desidera un processore piccolo, a bassa potenza e altamente reattivo, si desidera una pipeline breve senza troppi elementi "extra" che circondano i core funzionali effettivi. Quindi in genere minimizzano la cache, la limitano a un solo tipo di unità richiesto per elaborare le istruzioni e riducono la complessità di ogni parte.

Essi potrebbero fare un piccolo processore complesso come come processore grande e ottenere prestazioni simili, ma allora il potere disegnare e requisiti di raffreddamento sarebbe aumentato esponenzialmente.

Non è difficile da immaginare. Basta un ciclo per commutare molte migliaia di transistor. Finché le istruzioni sono allineate in parallelo, un ciclo può essere sufficiente per eseguirle tutte.

Meglio che cercare di spiegarlo da solo, ecco un buon punto di partenza .

Per ottenere un po 'più fondamentale della risposta di Mokubai:

Le CPU Superscalar analizzano il flusso di istruzioni per le dipendenze dei dati (e altre) tra le istruzioni. Le istruzioni che non dipendono l'una dall'altra possono essere eseguite in parallelo.

Le CPU desktop x86 tipiche ottengono 16 o 32 B di istruzioni ad ogni ciclo di clock. Intel progetta dal momento che Core2 può emettere fino a 4 istruzioni per ciclo. (O 5, se esiste un confronto-e-ramo che può fondere macro).

Vedi la bella risposta di Mobukai per collegamenti e dettagli su come le CPU in pratica svolgono il compito di estrarre tanto parallelismo a livello di istruzione quanto fanno dal codice che eseguono.

Vedi anche http://www.realworldtech.com/sandy-bridge/ e articoli simili per altre architetture di CPU per una spiegazione approfondita di cosa c'è sotto il cofano.

Le risposte precedenti mostrano come si ottengono più istruzioni eseguite dalla definizione di "istruzione" del processore e si immagina che in realtà sia l'intento dell'interrogatore.

Ma un'altra fonte potrebbe essere che ogni "istruzione" è in realtà una certa quantità di dati trattati come un input di istruzione dal processore. Se il conteggio della sua fonte conta solo ciò che il processore considera istruzioni, il seguente non aggiunge nulla. Ma se la sua fonte conta tutto ciò che un essere umano chiamerebbe "istruzione", allora: aggiungi che non tutte le istruzioni sono fisicamente lunghe come tutte le altre istruzioni (una potrebbe essere di 12 byte, un'altra potrebbe essere di 56 byte, ecc.). Quindi, se carica 64 byte di materiale ogni ciclo come "un'istruzione" (o quante più istruzioni possibili prima di colpire 64 byte) e uno ha sei istruzioni in quei 64 byte, allora sei istruzioni (come tu e io potremmo considerarle ) sarà terminato in quel ciclo.

Dal momento che molte istruzioni di base (la nostra definizione "sensata") sono gli avanzi dei primi tempi con lunghezze di istruzioni di 8 byte, e le istruzioni di base sono, per definizione, forse utilizzate in modo sproporzionato, solo questo farebbe molto per avere più "istruzioni" eseguite che la frequenza sembrerebbe consentire.