Ci sono molti vantaggi di un HDL (Hardware Description Languages) come standard di Design Entry.
La descrizione della funzionalità può essere ad un livello superiore, i progetti basati su HDL possono essere sintetizzati in una descrizione a livello di gate di una tecnologia scelta, un design HDL è più facilmente comprensibile di un elenco a livello di gate o una descrizione schematica e HDL ridurre gli errori a causa del controllo del tipo forte.
I linguaggi di descrizione dell'hardware VHDL e Verilog sono stati progettati per modellare l'hardware con l'intenzione di modellare a un livello di astrazione più elevato che includa funzionalità come, concorrenza, tempistica, gerarchia, riutilizzo dei componenti, comportamento dello stato, comportamento sincrono, comportamento asincrono, sincronizzazione e parallelismo intrinseco .
Durante la sintesi sorgono problemi che associano la descrizione del progetto a un processo specifico e all'implementazione del gate. Ciò richiede che non sia possibile utilizzare le funzionalità di alto livello di HDL: è necessario produrre "Verilog / VHDL sintetizzabile"
Quindi hai HDL per sintesi e HDL per simulazione e il sottoinsieme che è sintetizzabile è specifico dello strumento.
Non è possibile passare da una descrizione del design comportamentale a un elenco / layout di rete. Ma puoi strutturare il tuo progetto in modo da avere componenti comportamentali che abbiano anche un aspetto sintetizzabile che possano essere confrontati tra loro. Inizi con il comportamentale e poi, una volta che funziona, riscrivi per la sintesi (che è un sottoinsieme). Passa dal generale allo specifico e costruisci banchi di prova lungo la strada.