Che cos'è un "mezzo fermo" in un FPGA?

In un articolo sulle FPGA a radiazione intensa mi sono imbattuto in questa frase:

"Un'altra preoccupazione per quanto riguarda i dispositivi Virtex sono le mezze chiusure. Le mezze chiusure a volte vengono utilizzate all'interno di questi dispositivi per le costanti interne, poiché è più efficiente dell'uso della logica".

Non ho mai sentito parlare di una primitiva di un dispositivo FPGA chiamata "half latch". A quanto ho capito, sembra un meccanismo nascosto per "generare" un "0" o "1" costante negli strumenti di back-end ... Qualcuno può spiegare cos'è esattamente un "mezzo fermo", specialmente nel contesto degli FPGA e come possono essere utilizzati per salvare la logica?

EDIT: L'articolo che ho scoperto era un confronto tra FPGA resistenti alle radiazioni e resistenti alle radiazioni per applicazioni spaziali

— andrsmllr
fonte

Quale motore di ricerca hai usato?

— Ale..chenski,

È un errore segnalato in fase di progettazione che richiede un'azione correttiva slideserve.com/delilah/single-event-upsets-in-sram-fpgas a causa di stress accelerato, come un errore di bit interno, tranne che si blocca e può fare un tristate in un'uscita per esempio

— Tony Stewart Sunnyskyguy EE75

@ TonyStewart.EEsince'75 Gli errori vengono utilizzati per le costanti interne? Non ha senso.

— duskwuff -inattivo-

No. Le mezze chiusure sono guasti nascosti che devono essere evitati.

— Tony Stewart Sunnyskyguy EE75,

@ TonyStewart.EEsince'75 Questo non ha ancora senso nel contesto. La presentazione a cui si collega rappresenta chiaramente un "mezzo fermo" come parte dell'FPGA, insieme ad altre cose come "bit di configurazione" e "BRAM". Non è un difetto; è qualcosa che può essere influenzato da un errore.

— duskwuff -inattivo-

Risposte:

Un mezzo fermo è un gate con feedback positivo implementato con un transistor pull-up debole:

schematico

^{simula questo circuito - Schema creato usando CircuitLab}

Quando l'ingresso è guidato attivamente, ignora il segnale proveniente dal pullup debole. Quando l'ingresso è nello stato Z, il pullup debole può mantenere indefinitamente lo "1" logico sull'ingresso (e "0" sull'uscita). Non manterrà lo stato opposto in modo affidabile, quindi "mezzo fermo".

Perché qualcuno dovrebbe desiderare un mezzo fermo invece di un fermo completo? Per alcuni segnali non ha senso essere in grado di memorizzare entrambe le costanti. Ad esempio, un D-flipflop può avere enablesolo un input agganciato alto e resetsolo un input agganciato basso, altrimenti verrà semplicemente eliminato durante la sintesi. Questo è il tipo di segnali per i quali vengono utilizzati i mezzi chiavistelli: sono bloccati al valore predefinito o guidati dall'interconnessione.

— Dmitry Grigoryev
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Quindi dovresti spingere in alto l'input per un momento prima di farlo fluttuare, o finirai con uno stato metastabile che alla fine ma improvvisamente capovolgerà?

— Hmakholm ha lasciato Monica il

@HenningMakholm Sì, l'FPGA aziona tutti i mezzi chiavistelli prima di ogni ciclo di programmazione.

— Dmitry Grigoryev il

Sembra una significativa complicazione di qualunque circuito fornisce l'ingresso, solo per salvare un singolo transistor. Se potessi scrivere qualcosa sul perché sulla Terra ne varrebbe la pena, penso che migliorerebbe la risposta.

— Hmakholm ha lasciato Monica il

@HenningMakholm Perché pensi che un mezzo fermo salva solo un singolo transistor? AFAIK sono usati come costanti che altrimenti dovrebbero essere codificati in LUT.

— Dmitry Grigoryev il

Un latch completamente funzionale avrebbe bisogno di un solo NMOS debole oltre al diagramma per abbattere l'ingresso quando l'uscita è alta, giusto? Non so cosa sia un LUT - puoi dire qualcosa nella tua risposta su come funziona "usato come costanti" se l'unica cosa che può conservare in modo affidabile è un 1? Come vengono usate queste cose ?

— Hmakholm ha lasciato Monica il

-2

Sembra che forniscano la logica per mantenere le costanti.

Poiché non sono osservabili, possono essere inizializzati solo una volta (quindi riconfigurabili solo dopo l'inizializzazione del dispositivo), non consumano una LUT completa e sono molto più semplici, tuttavia utili.

— Gommer
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Ho visto quel testo astratto anche quando ho cercato su Google. Non li spiega correttamente secondo la domanda di OP, né li conduce ad un esempio di scheda tecnica. Downvoting.

— TonyM,

Se si tratta di una struttura diversa dell'FPGA e meno di un LUT completo, con alcune più specifiche, si prega di spiegare come non risponde alla domanda "che cos'è" e per quanto riguarda "come salva la logica", ha anche risposto .

— gommer,