Ingegnere elettrico xilinx

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Bloccato . Questa domanda e le sue risposte sono bloccate perché la domanda è fuori tema ma ha un significato storico. Al momento non accetta nuove risposte o interazioni. Devo eseguire l'elaborazione del segnale digitale su 8 linee analogiche a 10 kHz. Questo è un compito piuttosto impegnativo e pensavo …

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Progetto per imparare VHDL

Sono uno studente EE e posso scrivere [almeno semplici] programmi in più lingue di quante ne abbia le dita. Ho appena iniziato a studiare VHDL e mi chiedevo quale sarebbe stato un buon progetto per conoscere davvero la lingua e gli strumenti pertinenti? Ho problemi a trovarne uno perché è …

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Elenco dei suffissi dei file Xilinx (per ISE)

Ho chiesto a Xilinx un simile elenco ma non hanno un elenco completo. Vorrei assicurarmi che tutti i file di input siano nel controllo del codice sorgente e tutti i file di output no. Questo è con 13.1-13.2 con ISE e PlanAhead Alcune delle informazioni fornite sono l'elenco dei file …

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Come funzionano i transistor BJT in uno stato saturo?

Questo è quello che so sui NPN BJT (transistor a giunzione bipolare): La corrente dell'emettitore di base viene amplificata nei tempi HFE in Collector-Emitter, quindi Ice = Ibe * HFE Vbeè la tensione tra Base-Emitter e, come qualsiasi diodo, è generalmente intorno a 0,65 V. Non mi ricordo Vec, però. …

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Posso usare pin I / O differenziali di FPGA come comparatore ad alta velocità?

I comparatori ad alta velocità sono piuttosto costosi e la velocità è ciò a cui gli FPGA sono molto bravi. D'altra parte, gli FPGA (nel mio caso: XC3S400) hanno pin differenziali accoppiati in ciascun banco in cui vengono confrontate le loro tensioni (almeno penso di sì!). Hanno anche Vref per …

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Usi SVN con Xilinx Vivado?

Ho appena dichiarato di utilizzare Vivado in un nuovo progetto e vorrei mettere i file del progetto in SVN. Vivado sembra creare tutti i file di progetto con il nome del progetto (ad esempio proj1): /<path to the project>/proj1/ proj1.xpr proj1.srcs/ constrs_1/ new/ const1.xdc proj1.runs/ proj1.data/ proj1.cache/ La mia domanda …

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Progettazione firmware FPGA: quanto è grande è troppo grande?

Ho una trasformazione di elaborazione del segnale particolarmente grande che deve essere trasferita da MATLAB a VHDL. Richiede sicuramente una sorta di condivisione delle risorse. Un po 'di calcolo mi ha dato quanto segue: 512 fft di 64 punti 41210 operazioni di aggiunta multipla Considerando che il più grande FPGA …

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Come identificare le aree di un progetto FPGA che utilizzano la maggior parte delle risorse e dell'area?

Sto lavorando su un grande design FPGA e sono molto vicino ai limiti di risorse dell'FPGA che sto attualmente utilizzando, Xilinx LX16 nel pacchetto CSG225. Anche il design è quasi completo, tuttavia al momento non si adatta più all'FPGA. Posso disattivare le parti per adattarle, tuttavia devo ridurre l'utilizzo delle …

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FPGA, primi passi

Bene, questa è una continuazione della mia domanda su FPGA qui . Alla fine ho selezionato un Digilent Atlys con un FPGA Spartan 6, non ho alcuna esperienza precedente di FPGA anche se ho lavorato un po 'con i microcontroller. Ho trascorso gli ultimi giorni a leggere le schede tecniche …

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FPGA: conto alla rovescia o conto alla rovescia?

Sto imparando ad usare un FPGA (scheda di sviluppo Papilio, che ha una xilinx spartan3e, usando vhdl). Devo dividere un impulso in arrivo per un numero (hard coded). Riesco a vedere 3 opzioni - approssimativamente, come pseudocodice (usando 10 conteggi come esempio): Inizializza su 0, all'aumentare il fronte di salita …

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Che cos'è un "mezzo fermo" in un FPGA?

In un articolo sulle FPGA a radiazione intensa mi sono imbattuto in questa frase: "Un'altra preoccupazione per quanto riguarda i dispositivi Virtex sono le mezze chiusure. Le mezze chiusure a volte vengono utilizzate all'interno di questi dispositivi per le costanti interne, poiché è più efficiente dell'uso della logica". Non ho …

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Il mio FPGA ha esaurito le risorse di routing?

Ho un design del controller Serial-ATA che funziona su quasi tutti i tipi di dispositivi Xilinx serie 7, ad eccezione del dispositivo Artix-7, che mi dà mal di testa ... Il design puro (SATA 6.0Gb / s, orologio design 150 MHz) può essere implementato sul mio Artix-7 200T. Se aggiungo …

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Simulazione di un semplice banco di prova con un nucleo ROM sintetizzato

Sono completamente nuovo nel mondo degli FPGA e ho pensato di iniziare con un progetto molto semplice: un decodificatore a 7 segmenti a 4 bit. La prima versione che ho scritto esclusivamente in VHDL (è fondamentalmente un singolo combinatorio select, non sono necessari orologi) e sembra funzionare, ma mi piacerebbe …

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Come ottenere un design FPGA che funzionerà sicuramente su hardware reale

Ho appena iniziato a studiare la progettazione della logica digitale con FPGA e ho sviluppato molti progetti. Il più delle volte (dato che sono una specie di noob), ho un design che simula perfettamente (simulazione comportamentale) ma non si sintetizza correttamente. Quindi, la mia domanda è "quali sono le fasi …

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Conteggio del gate logico FPGA

Ho trovato una scheda FPGA che mi piaceva. Utilizza uno Xilinx Spartan 6 LX45. Quando sono andato al foglio dati per la serie Spartan 6 , mi ha detto solo che c'erano 43.661 celle logiche. A quante porte corrisponde? Oppure, come potrei capire il numero di gate totali dal numero …

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Domande taggate «xilinx»