Differenza tra assegnazione di blocchi e non di blocco Verilog

Stavo leggendo questa pagina http://www.asic-world.com/verilog/verilog_one_day3.html quando mi sono imbattuto in quanto segue:

Normalmente dobbiamo ripristinare i flip-flop, quindi ogni volta che l'orologio effettua la transizione da 0 a 1 (posedge), controlliamo se il reset è affermato (reset sincrono), quindi proseguiamo con la logica normale. Se guardiamo da vicino, vediamo che nel caso della logica combinatoria avevamo "=" per l'assegnazione e per il blocco sequenziale avevamo l'operatore "<=". Bene, "=" sta bloccando l'assegnazione e "<=" è l'assegnazione non bloccante. "=" esegue il codice in sequenza all'interno di un inizio / fine, mentre "<=" non bloccato viene eseguito in parallelo.

Ero abbastanza sicuro che le assegnazioni non bloccanti fossero sequenziali mentre le assegnazioni bloccanti erano parallele. Dopotutto, puoi eseguire assegnazioni di blocco con istruzioni di assegnazione al di fuori dei blocchi sempre e tutte eseguite in parallelo. È un errore o il comportamento è diverso all'interno di un blocco sempre? E, se il comportamento è diverso all'interno di un blocco sempre, è possibile eseguire assegnazioni non bloccanti all'esterno di un blocco sempre?

era abbastanza sicuro che le assegnazioni non bloccanti fossero sequenziali mentre le assegnazioni bloccanti erano parallele.

L'assegnazione di blocco viene eseguita "in serie" perché un'assegnazione di blocco blocca l' esecuzione dell'istruzione successiva fino al completamento. Pertanto, i risultati dell'istruzione successiva possono dipendere dal completamento della prima.

L'assegnazione non bloccante viene eseguita in parallelo perché descrive le assegnazioni che si verificano tutte contemporaneamente. Il risultato di un'istruzione sulla 2a riga non dipenderà dai risultati dell'istruzione sulla 1a riga. Invece, la seconda riga verrà eseguita come se la prima riga non fosse ancora avvenuta.

Le istruzioni di assegnazione non sono né "bloccanti" o "non bloccanti", sono "continue". L'output di un'istruzione assegnato è sempre uguale alla funzione specificata dei suoi input. Le assegnazioni "blocco" e "non blocco" esistono solo all'interno di blocchi sempre.

Un'assegnazione di blocco ha effetto immediatamente dopo l'elaborazione. Un'assegnazione non bloccante ha luogo al termine dell'elaborazione dell'attuale "delta temporale".

sempre i blocchi possono essere usati per modellare la logica combinatoria o sequenziale (systemverilog ha always_comb e always_ff per renderlo esplicito). Quando si modella la logica combinatoria di solito è più efficiente usare = ma in genere non ha importanza.

Quando si modella la logica sequenziale (ad es. Sempre @ (posedge clk)) normalmente si usano assunzioni non bloccanti. Ciò consente di determinare lo "stato dopo il bordo dell'orologio" in termini di "stato prima del bordo dell'orologio".

A volte è utile utilizzare le assegnazioni di blocco in blocchi sequenziali sempre come "variabili". Se lo fai, allora ci sono due regole chiave da tenere a mente.

1. Non accedere a un registro impostato con assegnazioni di blocco all'interno di un blocco sequenziale sempre esterno al blocco sempre in cui è assegnato.
2. Non mescolare le assegnazioni di blocco e non di blocco allo stesso reg.

La violazione di queste regole può comportare errori di sintesi e / o differenze di comportamento tra simulazione e sintesi.

Il termine assegnazione di blocco confonde le persone perché il blocco di parole sembra suggerire una logica sequenziale nel tempo. Ma nella logica sintetizzata non significa questo , perché tutto funziona in parallelo .

Forse un termine meno confuso sarebbe l'assegnazione immediata , che differenzierebbe ancora i risultati intermedi della logica combinatoria dagli input agli elementi di memoria non trasparenti (ad esempio registri con clock), che può avere ritardato l'assegnazione .

Da un punto di vista legalistico, tutto funziona molto bene. In effetti, puoi considerare che si tratta =di un'operazione di blocco (sequenziale nel tempo) anche all'interno di always_combsequenze. Tuttavia, la distinzione tra sequenze temporali e parallele non fa assolutamente alcuna differenza in questo caso perché il always_combblocco è definito per ripetersi fino a quando la sequenza di istruzioni converge su uno stato stabile - che è esattamente ciò che farà il circuito hardware (se soddisfa i tempi requisiti).

Il sottoinsieme sintetizzabile di Verilog (e in particolare SystemVerilog) è estremamente semplice e facile da usare - una volta che conosci i modi di dire necessari. Devi solo superare l'uso intelligente della terminologia associata ai cosiddetti elementi comportamentali nel linguaggio.