Domande taggate «system-verilog»

Qual è la differenza tra test e verifica?

Ogni libro di testo che ho visto dimostra in gran parte che test e verifica sono due concetti diversi. Eppure nessuno di loro fornisce una chiara (o abbastanza chiara per me, finalmente) distinzione. Per fornire un po 'di contesto, sono interessato alla verifica dei progetti hardware digitali utilizzando i linguaggi …

15 vhdl verilog test system-verilog verification

Differenza tra >> e >>> in verilog?

Qual è la differenza tra >>e >>>in verilog / system verilog? So che ==esegue i test solo per 1 e 0, mentre i ===test per 1, 0, X, Z. Quindi, com'è simile all'operatore del turno?

8 verilog system-verilog data-operator

Perché i ritardi non possono essere sintetizzati in Verilog?

Ho sempre letto che i ritardi dichiarati nel codice RTL non possono mai essere sintetizzati. Sono pensati solo a scopo di simulazione e i moderni strumenti di sintesi ignoreranno semplicemente le dichiarazioni di ritardo nel codice. Ad esempio: x = #10 y;sarà considerato come x = y;dallo strumento di sintesi. …

8 verilog vlsi system-verilog asic

Utilizzando il nostro sito, riconosci di aver letto e compreso le nostre Informativa sui cookie e Informativa sulla privacy.

Licensed under cc by-sa 3.0 with attribution required.