Strumenti di sintesi gratuiti Verilog generici?

Sono disponibili strumenti di sintesi gratuiti o open source in grado di convertire Verilog RTL in una netlist gate generica? (composto da NAND, NOR, XOR, D-flop / registri generici, ecc. Ottimizzazione non richiesta.). Se non fosse per la lingua completa, che ne dite di un sottoinsieme "utile" di RTL (oltre a una semplice netlist di livello gate di Verilog)?

Yosys fa esattamente quello che vuoi e supporta gran parte di Verilog-2005. Dai un'occhiata alle directory * / rtl / su https://github.com/cliffordwolf/yosys-bigsim/ per esempi che possono essere sintetizzati con Yosys.

Divulgazione: sono l'autore di Yosys.

Icarus Verilog, strumento OSS, molto utile, ha persino un simulatore. http://iverilog.icarus.com/

È uno strumento di simulazione e sintesi di Verilog. Funziona come un compilatore, compilando il codice sorgente scritto in Verilog (IEEE-1364) in un formato di destinazione. Per la simulazione batch, il compilatore può generare un modulo intermedio chiamato assembly vvp. Per sintesi, il compilatore genera netlist nel formato desiderato. Il compilatore vero e proprio ha lo scopo di analizzare ed elaborare descrizioni progettuali scritte secondo lo standard IEEE IEEE Std 1364-2005.

Icarus Verilog è in fase di elaborazione e poiché lo standard linguistico non è ancora fermo, probabilmente lo sarà sempre. Questo è come dovrebbe essere. Tuttavia, di volta in volta realizzerò versioni stabili e cercherò di non ritrarre alcuna funzionalità che appare in queste versioni stabili.

Il principale obiettivo di porting è Linux, sebbene funzioni bene su molti sistemi operativi simili. Varie persone hanno contribuito con binari precompilati di versioni stabili per una varietà di obiettivi. Queste versioni sono portate da volontari, quindi i file binari disponibili dipendono da chi si prende il tempo per fare il packaging. Icarus Verilog è stato portato su quell'altro sistema operativo, come strumento da riga di comando, e ci sono programmi di installazione per utenti senza compilatori. Puoi compilarlo interamente anche con strumenti gratuiti, anche se ci sono binari precompilati di versioni stabili.

Penso che le tue esigenze siano meglio soddisfatte da HDL Analyzer e Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / Supporta quasi tutti i costrutti Verilog 1995-2001. Genera output in termini di porte generiche in formato Verilog. Inoltre è possibile specificare la libreria tecnologica su cui mappare. Ha il suo formato di libreria.