Domande taggate «vhdl»

VHDL (VHSIC (Very High Speed ​​Integrated Circuit) Hardware Description Language) è un linguaggio di descrizione hardware utilizzato nell'automazione della progettazione elettronica per descrivere e progettare sistemi digitali come gate array programmabili sul campo e circuiti integrati.

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Come viene sintetizzata una variabile VHDL con strumenti di sintesi
Conosco due modi in cui una variabile VHDL è sintetizzata dallo strumento di sintesi: Variabile sintetizzata come logica combinatoria Variabile sintetizzata involontariamente come Latch (quando una variabile non inizializzata viene assegnata a un segnale o un'altra variabile) Quali sono gli altri modi in cui una variabile VHDL può essere sintetizzata? …
9 vhdl  synthesis  rtl 
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Quando utilizzare STD_LOGIC su BIT in VHDL
Qual è la differenza tra l'utilizzo di: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; e ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Quali sono i limiti dell'utilizzo di BIT su STD_LOGIC e viceversa? Sono completamente intercambiabili? Capisco che se ho …
9 vhdl 
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Simulazione di un semplice banco di prova con un nucleo ROM sintetizzato
Sono completamente nuovo nel mondo degli FPGA e ho pensato di iniziare con un progetto molto semplice: un decodificatore a 7 segmenti a 4 bit. La prima versione che ho scritto esclusivamente in VHDL (è fondamentalmente un singolo combinatorio select, non sono necessari orologi) e sembra funzionare, ma mi piacerebbe …
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Come evitare i fermi durante la sintesi
Voglio progettare un blocco di logica combinatoria usando VHDL, ma a volte il risultato sintetizzato contiene un latch involontario. Quali linee guida di codifica devo seguire per evitare che il sintetizzatore deduca i latch? Esempio: nel piccolo segmento di codice, dovrei usare le istruzioni if-else?
9 vhdl 
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SystemC vs HDLs
Attualmente sono coinvolto in un progetto universitario per l'implementazione di un elaboratore di un set di istruzioni esistente. L'idea è che entro la fine del progetto dovrei essere in grado di sintetizzare questo progetto ed eseguirlo in un FPGA. Finora tutto procede bene, ho iniziato a implementare il design in …
9 verilog  vhdl  design  hdl  systemc 
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Buffer VGA FPGA. Come leggere e scrivere?
Ho una scheda Altera DE2 e sto provando a disegnare sprite. Sto riscontrando problemi nell'implementazione di un buffer dello schermo. Ho un'entità di visualizzazione che a una velocità di 25 MHZ genera pixel per la visualizzazione VGA. Speravo di implementare un buffer in SDRAM. L'idea originale era quella di caricare …
8 fpga  vhdl  vga  buffer 
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