Ingegnere elettrico verilog

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Bloccato . Questa domanda e le sue risposte sono bloccate perché la domanda è fuori tema ma ha un significato storico. Al momento non accetta nuove risposte o interazioni. Sono a due settimane dal completamento del mio primo corso di progettazione di logica digitale all'università e apparentemente non ci sarà …

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Esiste un "Design Patterns" per RTL sintetizzabile?

Per il software, il libro Design Patterns è un insieme di modelli per fare cose comuni nel software e offre ai professionisti del software una terminologia comune per descrivere alcuni dei componenti che devono creare. Esiste un libro o una risorsa del genere per RTL o RTL sintetizzabili in generale? …

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Come troncare la larghezza di un bit di espressione in Verilog?

Considera un'espressione come: assign x = func(A) ^ func(B); dove l'uscita della funzione è larga 32 bit e x è un filo di 16 bit. Voglio assegnare solo i 16 bit più bassi dello xor risultante. So che il codice sopra lo fa già, ma genera anche un avviso. L'approccio …

11 verilog

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qual è il significato del simbolo del tubo “|” davanti a una variabile

Sto analizzando un po 'di codice Verilog e ho trovato qualcosa di simile wire z = |a & b; mentre la simultanea il codice si comporta proprio come wire z = a & b; quindi mi chiedevo qual è il significato del |simbolo (pipe)? Ha qualche impatto sulla simulazione / …

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Come confrontare due numeri (reti, variabili, costanti) in Verilog

Sono nuovo di Verilog e vorrei imparare a confrontare due numeri. Ad esempio, confrontiamo un parametro o reg (diciamo a) con il numero 2 (2'b10). Come sarà scritto in Verilog?

10 verilog

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Utilizzando entrambi i bordi di un orologio

Sto programmando un Altera Cyclone IV usando Verilog e Quartus II. Nel mio progetto, vorrei usare entrambi i bordi di un orologio in modo da poter fare la divisione dell'orologio per un fattore dispari con un ciclo di lavoro del 50%. Ecco un frammento del mio codice: always @(posedge low_jitter_clock_i …

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Cos'è l'orologio inclinato e perché può essere negativo?

Il mio compilatore HDL (Quartus II) genera rapporti di temporizzazione. In esso, i nodi hanno la colonna "clock skew". L'unica definizione di inclinazione dell'orologio che ho trovato è nella documentazione di TimeQuest (vedi pagina 7-24): Per specificare manualmente l'incertezza dell'orologio o l'inclinazione, per i trasferimenti da orologio a orologio, utilizzare …

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Simulatori VerilogA gratuiti [chiuso]

Chiuso. Questa domanda è fuori tema . Al momento non accetta risposte. Vuoi migliorare questa domanda? Aggiorna la domanda in modo che sia in argomento per lo scambio di stack di ingegneria elettrica. Chiuso 5 anni fa . Esistono molti simulatori SPICE e Verilog gratuiti come LTSPICE o TINA o …

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Strumenti di sintesi gratuiti Verilog generici?

Sono disponibili strumenti di sintesi gratuiti o open source in grado di convertire Verilog RTL in una netlist gate generica? (composto da NAND, NOR, XOR, D-flop / registri generici, ecc. Ottimizzazione non richiesta.). Se non fosse per la lingua completa, che ne dite di un sottoinsieme "utile" di RTL (oltre …

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Differenza tra RTL e verilog comportamentale

Qualcuno può dirmi qual è la differenza tra RTL e codice Verilog comportamentale? Esiste una netta demarcazione netta tra i disegni a questi due livelli?

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PIC12F675 GP4 non funziona

Sto usando un PIC12F675 per un progetto e tutto funziona bene tranne una cosa. GP4 non funziona come IO digitale. Ho esaminato molto le configurazioni e il codice, ma non sono riuscito a trovare nulla. config: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = …

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SystemC vs HDLs

Attualmente sono coinvolto in un progetto universitario per l'implementazione di un elaboratore di un set di istruzioni esistente. L'idea è che entro la fine del progetto dovrei essere in grado di sintetizzare questo progetto ed eseguirlo in un FPGA. Finora tutto procede bene, ho iniziato a implementare il design in …

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C'è un modo per innescare condizionalmente un errore di compilazione in verilog?

Ho un modulo con parametri in verilog, in cui i parametri sono una frequenza di clock e una frequenza di aggiornamento, che viene utilizzato per calcolare quanti cicli di inattività sono inseriti tra istanze di un'operazione ripetuta. Tuttavia, è molto facile impostare parametri che non possono essere raggiunti (poiché l'operazione …

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Come posso generare un file di immagine dello schema a blocchi schematico da verilog?

Voglio creare uno schema di una gerarchia specifica del modulo verilog che mostra quali blocchi sono collegati a quali altri blocchi. Proprio come lo strumento nschema di Debas / Verdi di Novas / Springsoft o uno qualsiasi dei numerosi strumenti EDA che forniscono un browser di progettazione grafica per il …

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"Logic Design" vs. "Digital Circuit Design"

Sono consapevole che diverse aziende hanno definizioni diverse per i titoli di lavoro, ma in generale, "progettazione logica" è la stessa cosa di "progettazione di circuiti digitali"?

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