Ingegnere elettrico vhdl

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VHDL e Verilog sono gli HDL del giorno. Quali sono i vantaggi di chi non ha alcuna esperienza con le HDL?

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In che modo il design ASIC è diverso dalla sintesi FPGA HDL?

Ho avuto qualche esperienza con le suite di strumenti FPGA / HDL come Xilinx ISE, Lattice Diamond, ecc. Il flusso di lavoro generale sta scrivendo Verilog / VHDL, simulazione, test e quindi programmazione di FPGA. Ho sentito un paio di persone dire che il design ASIC è molto diverso. Quali …

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Implementazioni leggibili ed educative di una CPU in un HDL

Puoi consigliare un'implementazione leggibile ed educativa di una CPU in VHDL o Verilog? Preferibilmente qualcosa di ben documentato. PS So che posso guardare opencores, ma sono particolarmente interessato alle cose che le persone hanno effettivamente visto e trovato interessanti. PS2. Mi dispiace per i tag sucky, ma come nuovo utente …

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IDE gratuito per VHDL e Verilog [chiuso]

Sono interessato all'apprendimento di VHDL e Verilog. Mi chiedevo se ci fosse un IDE gratuito per quelli?

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VHDL: conversione da un tipo INTEGER a STD_LOGIC_VECTOR

Ho creato un contatore mod-16 e il risultato dell'uscita è un INTEGER (tutti gli esempi che ho visto hanno usato INTEGER). Ho costruito un decodificatore con display esadecimale a 7 segmenti e il suo input è un STD_LOGIC_VECTOR (scritto in questo modo perché era facile mappare la tabella della verità). …

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Kit di sviluppo FPGA più conveniente per l'apprendimento della teoria VHDL e FPGA?

Bloccato . Questa domanda e le sue risposte sono bloccate perché la domanda è fuori tema ma ha un significato storico. Al momento non accetta nuove risposte o interazioni. Sto cercando qualcosa con cui giocare, ma senza spendere troppo. Non ho diritto a uno sconto accademico, quindi tienilo a mente …

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VHDL: Componente vs Entità

Mi chiedo quale sia la differenza tra componente un'entità. Vorrei sapere in quali casi è meglio utilizzare i componenti anziché le entità. Grazie mille.

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Domanda di intervista VHDL: rilevare se un numero può essere diviso per 5 senza resto

Ho visto una bella domanda di intervista per VHDL: costruire un sistema che riceve un numero e rileva se può essere diviso per 5 senza resto. Ho provato a risolverlo con una macchina a stati (suppongo che non vogliano che tu usi mod o rem ) e mentre ho avuto …

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std_logic o std_ulogic?

Sembra che il mondo abbia deciso che std_logic(e std_logic_vector) sono il modo predefinito di rappresentare i bit in VHDL. L'alternativa sarebbe std_ulogic, che non è stata risolta. Questo mi sorprende, perché di solito, si sta non descrive un bus , in modo da fare non si vuole più driver e …

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Come imparo HDL

Ho un corso di Digital Design in questo semestre e lo adoro. Ora so che la maggior parte del lavoro nei sistemi integrati e nella progettazione digitale viene prima eseguita su simulatori di computer e poi implementata utilizzando hardware. Quindi mi chiedevo come avrei dovuto imparare l'HDL. Ho qualche domanda …

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VHDL che può danneggiare FPGA

Ho letto da qualche parte che un cattivo codice VHDL può portare a danni FPGA. È persino possibile danneggiare un FPGA con codice VHDL? Che tipo di condizioni causerebbe questo e quali sono gli scenari peggiori?

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VHDL IDE per un ambiente GNU / linux

Devo studiare VHDL da 0 e vorrei avere un'opzione che gira sotto un kernel Linux invece di NT / Windows: qualche consiglio? Posso anche apprezzare davvero alcuni buoni collegamenti a buone risorse VHDL per un principiante, grazie.

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Verifica della CPU soft

Attualmente sto progettando una semplice CPU in VHDL usando Xilinx ISE e ISIM. La parte del design sta andando molto bene, ma non riesco a capire un modo per fare la verifica in modo coerente. In questo momento ho un banco di prova VHDL che aggiorno per testare la funzione …

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Qualche ambiente Mac OS X nativo per iniziare con VHDL / FPGA?

Il titolo riassume praticamente la mia domanda: ci sono ambienti Mac OS X nativi per iniziare con VHDL / FPGA?

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VHDL: numeri interi per sintesi?

Sono un po 'confuso se dovrei usare numeri interi in VHDL per segnali e porte di sintesi, ecc. Io uso std_logic nei porti di alto livello, ma internamente io stavo usando numeri interi a distanza in tutto il luogo. Tuttavia, mi sono imbattuto in alcuni riferimenti a persone che dicevano …

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