Ingegnere elettrico vhdl

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Sono uno studente EE e posso scrivere [almeno semplici] programmi in più lingue di quante ne abbia le dita. Ho appena iniziato a studiare VHDL e mi chiedevo quale sarebbe stato un buon progetto per conoscere davvero la lingua e gli strumenti pertinenti? Ho problemi a trovarne uno perché è …

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Qual è la differenza tra test e verifica?

Ogni libro di testo che ho visto dimostra in gran parte che test e verifica sono due concetti diversi. Eppure nessuno di loro fornisce una chiara (o abbastanza chiara per me, finalmente) distinzione. Per fornire un po 'di contesto, sono interessato alla verifica dei progetti hardware digitali utilizzando i linguaggi …

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VHDL: denominazione e interpretazione dell'architettura

Nota: sto usando l'ISE di Xilinx e ho una scheda FPGA con cui lavorare (con interruttori, luci e così via), e finora ho hackerato insieme alcuni progetti semplici. Allo stesso tempo sto leggendo diversi tutorial per costruire una base per quello che sto facendo. Ho visto varie entità e le …

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Come funzionano i transistor BJT in uno stato saturo?

Questo è quello che so sui NPN BJT (transistor a giunzione bipolare): La corrente dell'emettitore di base viene amplificata nei tempi HFE in Collector-Emitter, quindi Ice = Ibe * HFE Vbeè la tensione tra Base-Emitter e, come qualsiasi diodo, è generalmente intorno a 0,65 V. Non mi ricordo Vec, però. …

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Cosa mi farebbe scegliere Verilog o VHDL rispetto alla progettazione schematica su CPLD o FPGA?

Non ho assolutamente alcun background nella logica programmabile, uso principalmente microcontrollori nei miei progetti, ma recentemente ho dovuto lavorare con i video e il microcontrollore è troppo lento per quello di cui avevo bisogno, quindi ho iniziato a giocare con i CPLD. Sono stato in grado di ottenere buoni risultati …

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Come dividere 50MHz fino a 2Hz in VHDL su Xilinx FPGA

Ho una scheda FPGA Xilinx, con un cristallo da 50 MHz. Devo dividerlo fino a 2Hz in VHDL. Come faccio a fare questo?

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Progettazione firmware FPGA: quanto è grande è troppo grande?

Ho una trasformazione di elaborazione del segnale particolarmente grande che deve essere trasferita da MATLAB a VHDL. Richiede sicuramente una sorta di condivisione delle risorse. Un po 'di calcolo mi ha dato quanto segue: 512 fft di 64 punti 41210 operazioni di aggiunta multipla Considerando che il più grande FPGA …

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Scheda di sviluppo FPGA economica [chiusa]

Chiuso. Questa domanda è fuori tema . Al momento non accetta risposte. Vuoi migliorare questa domanda? Aggiorna la domanda in modo che sia in argomento per lo scambio di stack di ingegneria elettrica. Chiuso 4 anni fa . Voglio iniziare con FPGA, ma non ho mai lavorato prima. Voglio un …

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consigli sui libri su FPGA [chiuso]

Chiuso. Questa domanda è fuori tema . Al momento non accetta risposte. Vuoi migliorare questa domanda? Aggiorna la domanda in modo che sia in argomento per lo scambio di stack di ingegneria elettrica. Chiuso 2 anni fa . quali titoli di libri consiglieresti di iniziare con FPGA e VHDL? modifica …

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Come posso eseguire il debug dei segnali rossi in ModelSIM?

Devo progettare una macchina a stati usando solo porte NAND per la parte combinatoria e le infradito D per la logica sequenziale. Tutto dovrebbe funzionare a un clock di 1ghz / 53. Ora, prima che mi assalti con "non faremo i compiti per te", lascia che ti dica che ho …

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Come posso specificare i segnali "non importa" in VHDL?

Nei corsi di Logic Design abbiamo appreso che è possibile minimizzare una funzione logica, ad esempio usando una mappa di Karnaugh o l' algoritmo Quine – McCluskey . Abbiamo anche appreso che i valori "Non preoccuparti" aumentano il potenziale di minimizzazione. Ad esempio prendere un file di registro. I segnali …

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Come identificare le aree di un progetto FPGA che utilizzano la maggior parte delle risorse e dell'area?

Sto lavorando su un grande design FPGA e sono molto vicino ai limiti di risorse dell'FPGA che sto attualmente utilizzando, Xilinx LX16 nel pacchetto CSG225. Anche il design è quasi completo, tuttavia al momento non si adatta più all'FPGA. Posso disattivare le parti per adattarle, tuttavia devo ridurre l'utilizzo delle …

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Differenza tra If-else e Case case in VHDL

Voglio capire come diversi costrutti nel codice VHDL sono sintetizzati in RTL. Qualcuno può dirmi la differenza tra costrutto If-Else e costrutti dell'istruzione Case di un processo in VHDL in termini di come il codice viene inferito nel circuito RTL dallo strumento di sintesi? Prendi in considerazione il caso di …

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Quando è meglio usare le rappresentazioni VECTOR vs INTEGER?

Nel thread dei commenti su una risposta a questa domanda: output errati nell'entità VHDL è stato dichiarato: "Con gli interi non hai il controllo o l'accesso alla rappresentazione della logica interna nell'FPGA, mentre SLV ti consente di fare trucchi come utilizzare la catena di trasporto in modo efficiente" Quindi, in …

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Usi VHDL al giorno d'oggi?

Sono uno studente di ingegneria elettrica e sto studiando il linguaggio di descrizione dell'hardware noto come VHDL. L'ho cercato su Google alla ricerca di un IDE (sono su un mac), ma questa lingua sembra piuttosto morta. Quindi, ecco la mia domanda: nel mio futuro lavoro come ingegnere elettrico, VHDL mi …

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