Domande taggate «vhdl»

VHDL (VHSIC (Very High Speed Integrated Circuit) Hardware Description Language) è un linguaggio di descrizione hardware utilizzato nell'automazione della progettazione elettronica per descrivere e progettare sistemi digitali come gate array programmabili sul campo e circuiti integrati.

Progetti per principianti su un FPGA?

Bloccato . Questa domanda e le sue risposte sono bloccate perché la domanda è fuori tema ma ha un significato storico. Al momento non accetta nuove risposte o interazioni. Sono a due settimane dal completamento del mio primo corso di progettazione di logica digitale all'università e apparentemente non ci sarà …

11 fpga design vhdl verilog

Esempio di codice per i filtri FIR / IIR in VHDL?

Sto cercando di iniziare con DSP nella mia scheda Spartan-3. Ho realizzato una scheda AC97 con un chip da una vecchia scheda madre e finora ho ottenuto ADC, moltiplicando i campioni per un numero <1 (riduzione del volume) e quindi DAC. Ora vorrei fare alcune cose DSP di base, come …

11 fpga vhdl dsp iir fir

Esiste un "Design Patterns" per RTL sintetizzabile?

Per il software, il libro Design Patterns è un insieme di modelli per fare cose comuni nel software e offre ai professionisti del software una terminologia comune per descrivere alcuni dei componenti che devono creare. Esiste un libro o una risorsa del genere per RTL o RTL sintetizzabili in generale? …

11 vhdl verilog best-practice

FPGA: conto alla rovescia o conto alla rovescia?

Sto imparando ad usare un FPGA (scheda di sviluppo Papilio, che ha una xilinx spartan3e, usando vhdl). Devo dividere un impulso in arrivo per un numero (hard coded). Riesco a vedere 3 opzioni - approssimativamente, come pseudocodice (usando 10 conteggi come esempio): Inizializza su 0, all'aumentare il fronte di salita …

11 fpga vhdl xilinx papilio

Esistono librerie open source per VHDL come fanno per C ++ o Python?

Quando mi sto avvicinando a un problema in C ++ o Python, esistono molte librerie che fanno il pesante sollevamento del mio codice. Sto pensando a GNU GSL , BOOST o FFTW per C ++ e NumPy o SciPy per Python. In molti modi, il fatto che esistano queste risorse …

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Come far emergere i segnali interni di un modulo inferiore a un modulo superiore in VHDL?

Come posso far emergere i segnali interni del mio codice sorgente VHDL sul mio banco di prova in modo da poterli visualizzare come forme d'onda? Uso Active HDL. Vorrei sapere se esiste un metodo indipendente dallo strumento per raggiungere il mio obiettivo. Qualsiasi aiuto è apprezzato. Ricevo questo errore ora. …

11 vhdl

VHDL: OR-ing bit di un vettore insieme

Voglio OR i bit di un vettore insieme. Quindi dire che ho un vettore chiamato example(23 downto 0)e voglio OR tutti i bit in un altro vettore, c'è un modo per farlo che non comporta andare example(0) or example(1) or ...example(23)?

11 vhdl

Che cos'è un "mezzo fermo" in un FPGA?

In un articolo sulle FPGA a radiazione intensa mi sono imbattuto in questa frase: "Un'altra preoccupazione per quanto riguarda i dispositivi Virtex sono le mezze chiusure. Le mezze chiusure a volte vengono utilizzate all'interno di questi dispositivi per le costanti interne, poiché è più efficiente dell'uso della logica". Non ho …

10 fpga vhdl xilinx radiation

VHDL: utilizzo dell'operatore '*' durante l'implementazione di moltiplicatori nella progettazione

Gli FPGA di oggi hanno blocchi DSP incorporati, gli ultimi FPGA hanno persino unità in virgola mobile conformi allo standard IEEE-754. È possibile creare un'entità / modulo DSP usando una GUI dopo aver selezionato i parametri richiesti in essa, e quindi istanziarlo nella progettazione. Quando dobbiamo fare un tale micromanagment …

10 fpga vhdl dsp

Riesci a interfacciare un banco di prova Modelsim con stimoli esterni

Sto lavorando a un team che sta realizzando sia software driver che sviluppo FPGA. La simulazione FPGA viene eseguita in Modelsim e il software del driver è scritto in C. Per ridurre al minimo il rischio di integrazione, mi piacerebbe poter modellare l'interazione tra le due metà del nostro prodotto …

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Pipeline MD5 VHDL

Sto cercando di implementare una pipeline MD5 a 3 stadi secondo questo link . In particolare gli algoritmi a pagina 31. Esiste anche un altro documento che descrive l'inoltro dei dati. Questo viene fatto in un FPGA (Terasic DE2-115). Non ci sono schemi in questo progetto, solo codice VHDL. library …

10 fpga vhdl

Differenza tra RTL e verilog comportamentale

Qualcuno può dirmi qual è la differenza tra RTL e codice Verilog comportamentale? Esiste una netta demarcazione netta tra i disegni a questi due livelli?

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Questa funzione di moltiplicazione matrice-vettore in VHDL è parallelizzata?

Ho la seguente funzione VHDL che moltiplica una data matrice mxn aper un vettore nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j in 0 …

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Premendo le stesse righe di tasti contemporaneamente

Sto progettando una tastiera in VHDL. Tutto funziona bene quando viene premuto un solo tasto. Sto eseguendo la scansione di ogni colonna per la pressione di un tasto in una macchina a stati e quando non viene premuto alcun tasto, che è la condizione pin4pin6pin7pin2 = "0000"che passo allo stato …

9 vhdl state-machines

VHDL: il modulo di ricezione fallisce casualmente durante il conteggio dei bit

sfondo Questo è un progetto personale; riguarda il collegamento di un FPGA a un N64, i valori byte che l'FPGA riceve vengono quindi inviati tramite UART al mio computer. In realtà funziona abbastanza bene! Sfortunatamente, in momenti casuali il dispositivo non funzionerà, quindi verrà ripristinato. Attraverso il debug, sono riuscito …

9 fpga vhdl protocol

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