Ingegnere elettrico verilog

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VHDL e Verilog sono gli HDL del giorno. Quali sono i vantaggi di chi non ha alcuna esperienza con le HDL?

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In che modo il design ASIC è diverso dalla sintesi FPGA HDL?

Ho avuto qualche esperienza con le suite di strumenti FPGA / HDL come Xilinx ISE, Lattice Diamond, ecc. Il flusso di lavoro generale sta scrivendo Verilog / VHDL, simulazione, test e quindi programmazione di FPGA. Ho sentito un paio di persone dire che il design ASIC è molto diverso. Quali …

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Un progetto FPGA può essere per lo più (o completamente) asincrono?

Avevamo un corso FPGA / Verilog molto breve all'università (5 anni fa) e usavamo sempre orologi dappertutto. Ora sto iniziando di nuovo con FPGA come hobby e non posso fare a meno di chiedermi quali siano questi orologi. Sono assolutamente necessari o un progetto basato su FPGA può essere completamente …

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Implementazioni leggibili ed educative di una CPU in un HDL

Puoi consigliare un'implementazione leggibile ed educativa di una CPU in VHDL o Verilog? Preferibilmente qualcosa di ben documentato. PS So che posso guardare opencores, ma sono particolarmente interessato alle cose che le persone hanno effettivamente visto e trovato interessanti. PS2. Mi dispiace per i tag sucky, ma come nuovo utente …

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IDE gratuito per VHDL e Verilog [chiuso]

Sono interessato all'apprendimento di VHDL e Verilog. Mi chiedevo se ci fosse un IDE gratuito per quelli?

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Come imparo HDL

Ho un corso di Digital Design in questo semestre e lo adoro. Ora so che la maggior parte del lavoro nei sistemi integrati e nella progettazione digitale viene prima eseguita su simulatori di computer e poi implementata utilizzando hardware. Quindi mi chiedevo come avrei dovuto imparare l'HDL. Ho qualche domanda …

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Tecniche di delimitazione / sincronizzazione del protocollo seriale

Poiché al giorno d'oggi la comunicazione seriale asincrona è ampiamente diffusa tra i dispositivi elettronici, credo che molti di noi abbiano di tanto in tanto posto una domanda del genere. Considerare un dispositivo elettronico De un computer PCcollegato con una linea seriale (RS-232 o simile) e necessario per scambiare informazioni …

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Perché i fermi inferiti sono cattivi?

Il mio compilatore si lamenta dei latch inferiti nei miei loop combinatori ( always @(*), in Verilog). Mi è stato anche detto che i dispositivi di chiusura dedotti dovrebbero essere preferibilmente evitati. Cosa c'è di esattamente sbagliato nei chiavistelli inferiti? Certamente facilitano la scrittura di loop combinatori.

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Qual è la differenza tra test e verifica?

Ogni libro di testo che ho visto dimostra in gran parte che test e verifica sono due concetti diversi. Eppure nessuno di loro fornisce una chiara (o abbastanza chiara per me, finalmente) distinzione. Per fornire un po 'di contesto, sono interessato alla verifica dei progetti hardware digitali utilizzando i linguaggi …

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Differenza tra assegnazione di blocchi e non di blocco Verilog

Stavo leggendo questa pagina http://www.asic-world.com/verilog/verilog_one_day3.html quando mi sono imbattuto in quanto segue: Normalmente dobbiamo ripristinare i flip-flop, quindi ogni volta che l'orologio effettua la transizione da 0 a 1 (posedge), controlliamo se il reset è affermato (reset sincrono), quindi proseguiamo con la logica normale. Se guardiamo da vicino, vediamo che …

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Come si chiama questo operatore come "+:" in verilog

Sto esaminando il test case di Verilog e ho trovato una dichiarazione assign XYZ = PQR_AR[44*8 +: 64]; Cosa significa "+:" operatore. Ho provato a trovarlo su Google, ma non ho ricevuto alcuna risposta pertinente.

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Come funzionano i transistor BJT in uno stato saturo?

Questo è quello che so sui NPN BJT (transistor a giunzione bipolare): La corrente dell'emettitore di base viene amplificata nei tempi HFE in Collector-Emitter, quindi Ice = Ibe * HFE Vbeè la tensione tra Base-Emitter e, come qualsiasi diodo, è generalmente intorno a 0,65 V. Non mi ricordo Vec, però. …

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Cosa mi farebbe scegliere Verilog o VHDL rispetto alla progettazione schematica su CPLD o FPGA?

Non ho assolutamente alcun background nella logica programmabile, uso principalmente microcontrollori nei miei progetti, ma recentemente ho dovuto lavorare con i video e il microcontrollore è troppo lento per quello di cui avevo bisogno, quindi ho iniziato a giocare con i CPLD. Sono stato in grado di ottenere buoni risultati …

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Verilog: XOR tutti i segnali del vettore insieme

Supponiamo che mi venga dato un vettore wire large_bus[63:0]di larghezza 64. Come posso XOR i singoli segnali insieme senza scriverli tutti: assign XOR_value = large_bus[0] ^ large_bus[1] ^ ... ^ large_bus[63] ? Sono particolarmente interessato a farlo per i vettori in cui la larghezza è specificata da a localparam.

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Qual è la motivazione nell'uso di Verilog o VHDL su C?

Vengo da un background di programmazione e non ho troppi problemi con hardware o firmware (al massimo un po 'di elettronica e Arduino). Qual è la motivazione nell'uso dei linguaggi di descrizione hardware (HDL) come Verilog e VHDL rispetto ai linguaggi di programmazione come C o alcuni Assembly? Questo problema …

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